JPH01130228A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御装置に係わり、特に分
岐を伴うマイクロ命令の高速化に最適なマイクロプログ
ラム制御装置に関する。

〔従来技術の説明〕

集積回路技術の進歩に伴う記憶回路の大容量化やロジッ
ク回路の設計技術の向上等の要因により、マイクロコン
ピュータの分野に於いても各種の制御タイミング情報を
制御記憶内に格納したマイクロプログラミングの手法が
広く利用され、マイクロフローの分岐条件の設定とこの
条件を用いた条件分岐処理を各所に用いる事により細か
な処理を実現している。

マイクロプログラムに於ける分岐指定の中には８ビツト
、１６ビツト等の制御データの中に含まれる”１°”の
ビット位置で対応するマイクロプログラムフローの実行
を指定するものがある。

第５図に従来の８ビツト制御データにより分岐処理が指
定されるマイクロプログラムフローの一例を示す。この
従来例では、第６図に示す通り、８ビツトの制御データ
の各ビットがそれぞれマイクロプログラムフローＡ、Ｂ
、Ｃ，Ｄ、Ｅ、Ｆ。

Ｇ、Ｈに対応しており、１つのビットがセット状態にあ
ればそのビットに対応したマイクロプログラムフレーを
実行する。即ち、ビットＯが１の場合には処理Ａを実行
し、ピッ）１が１の場合にはさらに処理Ｂを実行する。

従って、８ビツトデータが１１１１１１１１の時は、Ａ
、Ｂ、Ｃ，Ｄ。

Ｅ、Ｆ、Ｇ、Ｈのすべての処理を実行し、０００ｏｏｏ
ｏｏの時は、Ａ、Ｅ、Ｃ，Ｄ、Ｅ、Ｆ。

Ｇ、Ｈのどの処理も実行しない。

第７図に本マイクロプログラムフローを実現する為の従
来のマイクロプログラム制御装置のブロック図を示す。

ＩＲＩ　Ｏ２は、本マイクロプログラム制御装置が実行
する命令コードを保持するレジスタで後述するエンドマ
イクロオーダ（以下ＥＮＤと記す）１０４の制御により
、−命令処理が完了する毎に次に実行する命令コードが
格納される。

セレクタ１００は、後述する制御装置（以下マイクロＲ
ＯＭと記す）１０１の読み出しアドレスとしてｌＲ１０
２の内容、もしくはマイクロＲＯＭｌ０Ｉ自身の出力の
いずれかを選択するアドレスセレクタで、ＥＮＤ　１０
４がアクティブとなる次命令処理の最初のタイミングで
はＩＲＩ　０２を選択し、そ九以降はマイクロＲＯＭＩ
　０１の出力を選択する。セレクタ１００は、−命令処
理が完了しＥＮＤ　１０４がアクティブになるタイミン
グに同期して次の命令処理に移行し、その最初のタイミ
ングＩＲＩ　Ｑ　２を再び選択する。

マイクｌｆｆＲＯＭ１０１は各命令固有の処理手順に関
するタイミング情報を保持する制御記憶で、セレクト１
００の出力により読み出しアドレスが指定され、マイク
ロＲＯＭＩ　０１の出力は、そのままマイクロオーダ１
１１として使用される。また、マイクロＲＯＭＩ　Ｏ１
の出力の一部は、本マイクロＲＯＭＩ　０１の読み出し
アドレス情報（以下ネタストアドレスと記す）１０６と
して再びセレクタ１００に入力する。

制御データレジスタ１０７は、本従来例に於ける８ビツ
トの制御データを保持すると共にマイクロオーダ１１１
の指定により１ビツト分の右シフト機能を有する。尚、
本従来例では、右シフト処理を指、定するマイクロオー
ダは図示してはいない。

本制御データレジスタ１０７の最下位ビットは制御ゲー
ト１１２に接続している。

制御デート１１２には、マイクロＲＯＭＩ　Ｏ１から出
力されるネクストアドレス１０６の最下位ビットとマイ
クロＲＯＭＩ　０１から出力される分岐オーダ１１３が
接続し、制御ゲート１１２の出力は、修飾されたネタス
トアドレス１０６の最下位ビット情報としてセレクタ１
００に入力している。

第８図に本実施例に於けるマイクロＲＯＭ１０１内に於
ける処理Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ。

Ｇ、Ｈの各アドレス割付けを説明する。

命令処理の二ンドリアドレスには、制御テータレジスタ
１０７の最下位ビットのチエツク処理が設定される。ま
た、同図に示す通り最下位ビットが００アドレスロケー
シヨンａＯには制御データレジスタ１０７の１ビツト右
シフト処理が、また、最下位ビットが１のアドレスロケ
ーションａ１には制御データレジスタ１０７内のピッ）
Ｏに対応した処理Ａ用マイクロフローが設定されて、以
下順に、最下位ビットが０のアドレスロケーションｂｏ
には制御データレジスタ１０７０１ビツト右シフト処理
が、また、最下位ビットが１のアドレスロケーションｂ
１には制御データレジスタ１０７内のビット１に対応し
た処理Ｂ用マイクロフローが設定されている。

次に第５図のフローチャートと第７図のブロックを参照
して実際の動作を説明する。

但し、本従来例では、ＩＲＩ　Ｏ２と制御データレジス
タ１０７には、必要な命令コード及び８ビツトの制御デ
ータは予め格納されているものとする。

（１）処理Ａの実行を判別する為、マイクロＲＯＭ１０
１からはネクストアドレス情報１０６ａＯを出力する。

同時に分岐オーダ１１３をアクティブ化したタイミング
に同期して制御ゲート１１２をイネーブルにし、制御デ
ータの最下位ビットが１か０かの確認処理を行なう。０
の場合には、制御ゲート１１２により０が論理オアされ
る為、最下位ビットはＯのままで、マイクロＲＯＭＩ　
Ｏ１にはアドレス情報ａＯが入力し、処理Ａを実行せず
制御データの右シフト処理を行なう。更に、８ビツト制
御データのピッ）１を最下位に移動する。１の場合には
、制御ゲート１１２によりネタストアドレス１０６の最
下位ビットがセット状態となり、マイクロＲＯＭ１０１
にはネタストアドレス情報１０６としてａｌが入力する
為、処理Ａの実行に移る。更に、処理Ａの実行後、制御
データの右シフト処理を行ない、８ビツト制御データの
ビット１を最下位に移動する。

（２）再び分岐オーダ１１３をアクティブ化し、（１）
と同様の方法で右シフトされた制御データの最下位ビッ
トが１か０かを確認する。０の場合には、制御ゲート１
１２により０が論理オアされる為、最下位ビットは、０
のままで処理Ｂを実行せず、制御データの右シフト処理
を行ない、８ビツト制御データのビット２を最下位に移
動する。１の場合には、制御ゲート１１２によりネタス
トアドレス１０６の最下位ビットがセット状態となる為
、処理Ｂの実行に移る。処理Ｂの実行後、制御データの
右シフト処理を行ない、８ビツト制御データのビット２
を最下位に移動する。

以上の処理を８回繰り返す事により、８ビツト制御デー
タを判別し、必要なマイクロプログラムフローを起動す
る。

〔発明が解決しようとする問題点３ 以上説明した通り、従来のマイクロプログラム制御装置
では、８ビツトの制御データを１ビツトづつチエツクし
ながら対応する各処理の実行を判別している。即ち、８
ビツト制御データでセット状態にあるビットがただ１つ
の場合にも全ビットをひとつずつチエツクしていく為、
実行時間の低下を引き起こしてる。

特に、各ビットに対応する処理時間が比較的短い場合に
は、トータルの命令処理に占める制御データのチエツク
時間が支配的となり、制御データ内のセット状態にある
ビット数が少ない程本来のデータ処理時間よりもチエツ
ク時間の比率が高まり、全体としての処理効率の大幅な
低下を招いている。

〔本発明の目的〕

本発明の目的は、上記欠点を解消したマイクロプログラ
ム制御装置を提供する事にある。

〔発明の従来技術に対する相違点の内容〕従来の技術の
欠点は、８ビツトの制御データを１ビツトづつチエツク
しながら対応する各処理の実行を判別している点にあり
、この為、８ビツト制御データでセット状態にあるビッ
ト数が少ない場合でも全ビットをひとつずつチエツクす
る必要があった。

本発明では、全ビットの判断処理をやめ、セット状態に
あるビット位置に対応した処理に直接分岐する事を特徴
としており、従って、例えばセット状態にあるビットが
２ビツトしかない場合には、その各ビットに対応した処
理を実行して一連の命令処理を完了する為、１ビツトづ
つ全ビットの判別処理は不用となり、全体の実行時間の
大幅な改善が達成される。

〔問題点を解決するための手段〕

本発明によるマイクロプログラム制御装置は、制御記憶
からマイクロ命令を読み出して命令処理を行なうマイク
ロプログラム制御装置に関連し、マイクロフローの分岐
情報を保持する分岐情報保持手段と、分岐情報保持手段
の内容を更新する分岐情報更新手段を有し、 制御記憶から出力される所定分岐命令に同期して、分岐
情報保持手段の内容で制御記憶の読み出しアドレスを指
定すると同時に、この所定分岐命令に同期して分岐情報
更新手段により分岐情報保持手段の内容を更新する事を
大きな特徴としている。

〔実施例−１〕 第１図を参照して本発明に基づく第１の実施例を説明す
る。

セレクタ１００は、マイクロＲＯＭｌ０Ｉの読み出しア
ドレスとしてｌＲ１０２の内容、マイクロＲＯＭＩ　Ｏ
１自身の出力、または、後述するマイクロアドレス発生
回路１０３の出力のいずれかを選択するセレクタで、Ｅ
ＮＤ　１０４がアクティブとなる次命令処理の最初のタ
イミングではｌＲ１０２を選択する他、間接分岐指定マ
イクロオーダ（以下ＩＤＥと記す）１０５がアクティブ
になるとマイクロアドレス発生回路１０３の出力を選択
し、それ以外のタイミングではマイクロＲＯＭ１０１出
力であるネタストアドレス１０６を選択する。

マイクロアドレス発生回路１０３は、制御データレジス
タ１０７と論理ゲート群１０８を含む。

ＩＲＩ　Ｏ２、マイクロＲＯＭｌ０Ｉは従来例と同一構
成の為、詳細な説明は省略する。

次に第２図を参照してマイクロアドレス発生回路１０３
のより詳細な構成図を示す。

マイクロアドレス発生回路１０３は、制御データレジス
タ１０７と論理ゲート群１０８を含み、ＩＤＢ１０５が
アクティブになるタイミングに同期して、制御データレ
ジスタ１０７のセットされた最下位ビットを論理ゲート
１０８０作用によりクリアする事ができる。

論理ゲート群１０８は、制御データレジスタ１０７内の
セット状態にあるビットの内設もＬＳＢ側におるビット
を選択する回路で、アントゲ−゛ト群１０９により構成
されている。

制御データレジスタ１０７は、ＩＤＢ１０５がアクティ
ブになるタイミングに同期して同アンドゲート群１０９
の制御によりセット状態にあるビットの中で最もＬＳＢ
側にあるビットがクリアされる。

第３図に本発明に基づくマイクロプログラム制御装置で
実行するマイクロプログラムフローの一例を示す。本実
施例では、従来例と同様８ビツトの制御データの各ビッ
トがそれぞれマイクロプログラムフローＡ、Ｂ、Ｃ，Ｄ
、Ｅ、Ｆ、Ｇ、Ｈに対応しているが、制御データを１ビ
ツトづつ判別して処理フローを決定する手法ではなく、
セット状態にあるビットに対応した処理フローへ直接分
岐する。

次に１図を参照して動作を説明する。尚、ｌＲ１０２及
び制御データレジスタ１０７には、命令コードと制御デ
ータが予め格納されているものとする。

マイクロアドレス発生回路１０３内の制御データレジス
タ１０７に設定されてる制御データから論理ゲート１０
８によりセット状態にある最下位ビット情報が選択され
る。続いて、ＩＤＢ１０５がアクティブになるタイミン
グに同期してセレクタ１００を介して命令処理に関する
アドレス情報がマイクロＲＯＭｌ０Ｉに入力し、セット
状態にあった最も下位側のビットに対応した処理が起動
される。

同時にＩＤＢ１０５がアクティブになるタイミングに同
期して、マイクロアドレス発生回路１０３内の制御デー
タレジスタ１０７内のセット状態にあった最下位側の１
ビツトがクリアされ、残るセット状態のビット群の内最
下位側に存在している１ビツトが選択状態となる。

セット状態にあるビットに対応した所定処理を完了後、
ＩＤＢ１０５を再びアクティブ状態にすると、上述した
更新された制御データレジスタ１０７内のセット状態に
ある最も最下位側にある１ビツトが選択され、セレクタ
１００を介してマイクロＲＯＭＩ　Ｏ１に読み出しアド
レスとして入力し、次のセットビットに対応する処理が
開始される。

同時に同タイミングに同期して、マイクロアドレス発生
回路１０３内の制御データレジスタ内のセット状態にあ
った最下位側の１ビツトが再びクリアされ、残るセット
状態のビット群の内最下位側に存在してる１ビツトが選
択状態となる。

以上の処理を繰り返し、制御データレジスタ１０３内の
全ビットがクリアされる事により、−連の命令処理が完
了する。また、制御データレジスタ１０３内に最初より
ｏｏｏｏｏｏｏｏが設定されていた場合には、ただちに
終了処理に移行する。

〔実施例−２〕 実施例−２のブロック図を第４図に示す。

実施例−２は、マイクロＲＯＭＩ　Ｏ１の読み出しアド
レスをマイクロプログラムカウンタ（以下ＭＰＣと記す
）１１０で指定する以外は、実施例−１のハードウェア
構成と同一である。

ＭＰＣＩＩＯは、ＥＮＤ　１０４がアクティブになるタ
イミングに同期してｌＲ１０２が、またはＩＤＢ１０５
がアクティブになるタイミングに同期してマイクロアド
レス発生回路１０３出力がそれぞれセレクタ１００を経
由して選択され、その内容が更新される。また、ＥＮＤ
　１０４とより′Ｂ１０５が共にインアクティブの時は
、ＭＰＣｌｌｏは１マイクロプログラムステツプの実行
が完了する毎に内容をインクリメントする。

マイクロアドレス発生回路１０３の動作は実施例−１と
同様の為、詳細な説明は省略する。

実施例−２に於いても、ビット判別の為に各ビットを順
に判別する必要がなく、実施例−１と同様の効果を得る
事できる。

〔発明の効果〕

以上説明した通り、従来のマイクロプログラム制御装置
に比較して本発明に基づくマイクロプログラム制御装置
では、８ビツト制御データを１ビツトづつチエツクしな
がら対応する各処理の実行を判別しておらず、セットさ
れているビットに対応した処理に直接分岐している。従
って、８ビツト制御データでセット状態にあるビット数
が少ない場合ｅ、こも制御ビットの判別処理に起因する
判別処理時間を削減し、トータルの処理時間を大幅に短
縮させる事を可能にしている。

特に、各ビットに対応する処理時間が比較的短い場合に
も、制御データのチエツク時間は全く含まれない為、制
御データ内のセット状態にあるビット数が少ない場合で
も、必要とされる本来のデータ処理時間のみで済み、全
体としての処理効率を大幅に向上させており、少ないハ
ードウェアの付加により処理能力の大幅な改善が可能で
あり、実用効果は非常に高い。

【図面の簡単な説明】

第１図と第２図は、本発明の実施例−１を示すブロック
図。第３図は、本発明の実施例−１に係わるマイクロプ
ログラムフロー。第４図は、本発明の実施例−２を示す
ブロック図。第５図は、従来のマイクロプログラム制御
装置に於けるマイクロプログラムフロー。第６図は、制
御データと実際に実行する処理との対応図。第７図は、
従来のマイクロプログラム制御装置のブロック図。第８
図は、従来のマイクロＲＯＭのアドレス割付は図。 １００・・・・・・セレクタ、１０１・・・・・・マイ
クロＲＯＭ、１０２・・・・・・ｌＲ１１０３・・・・
・・マイクロアドレス発生回路、１０４・・・・・・Ｅ
ＮＤ信号、１０５・・・・・・ＩＤＢ信号、１０６・・
・・・・ネクストアドレス、１０７・・・・・・制御デ
ータレジスタ、１０８・・・・・・論理ゲート１０９・
・・・・・アンドゲート群、１１０・・・・・・ＭＰＣ
１１１２・・・・・・制御ゲート、１１３・・・・・・
分岐オーダ。 代理人　弁理士　　内　原　　　音 第４図 第５図 ８ピしトｍｌイ卸デ゛−タ 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 制御記憶からマイクロ命令を読み出して命令処理を行な
   うマイクロプログラム制御装置に於いて、マイクロフロ
   ーの分岐情報を保持する分岐情報保持手段と、前記分岐
   情報保持手段の内容を更新する分岐情報更新手段を有し
   、 前記制御記憶から出力される所定分岐命令に同期して、
   前記分岐情報保持手段の内容で前記制御記憶の読み出し
   アドレスを指定し、更に前記所定分岐命令に同期して前
   記分岐情報更新手段により前記分岐情報保持手段の内容
   を更新する事を特徴とするマイクロプログラム制御装置
   。