JPH06101537B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH06101537B2 JPH06101537B2 JP1127317A JP12731789A JPH06101537B2 JP H06101537 B2 JPH06101537 B2 JP H06101537B2 JP 1127317 A JP1127317 A JP 1127317A JP 12731789 A JP12731789 A JP 12731789A JP H06101537 B2 JPH06101537 B2 JP H06101537B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- diffusion
- mask
- diffusion resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 title description 11
- 238000009792 diffusion process Methods 0.000 claims description 117
- 239000012535 impurity Substances 0.000 claims description 45
- 238000002955 isolation Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 17
- 238000000926 separation method Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 6
- 239000010408 film Substances 0.000 description 60
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。
集積化が非常に重要なポイントとなっている。
例えばバイポーラトランジスタの構造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
このバイポーラトランジスタ（１）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ＋型の埋込み層（４）が形成
されている。
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、Ｎ＋型の埋込み層（４）が形成
されている。
またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（５）がある。この分離領域（５）
は、エピタキシャル層表面より一気に拡散しても良い
し、第２図の如く、上下分離法によって拡散しても良
い。
ル層（３）表面から前記半導体基板（２）に到達された
Ｐ＋型の分離領域（５）がある。この分離領域（５）
は、エピタキシャル層表面より一気に拡散しても良い
し、第２図の如く、上下分離法によって拡散しても良
い。
また前記分離領域（５）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたＮ＋型
のエミッタ領域（８）と、前記コレクタとなるエピタキ
シャル層が露出している領域に形成されたコレクタコン
タクト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたＮ＋型
のエミッタ領域（８）と、前記コレクタとなるエピタキ
シャル層が露出している領域に形成されたコレクタコン
タクト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層
（10）も形成される。
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、Ｐ＋型の下側拡散層
（10）も形成される。
次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（５）が形成される第２の工程がある。
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（５）が形成される第２の工程がある。
続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜に前記ベー
ス領域（８）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（８）を形成する第３の工程
がある。
光およびエッチング等によって、前記SiO2膜に前記ベー
ス領域（８）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（８）を形成する第３の工程
がある。
更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタクト領域（９）を形成する
第４の工程がある。
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタクト領域（９）を形成する
第４の工程がある。
最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
光およびエッチング等によって、前記SiO2膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
一方、拡散抵抗素子も半導体集積回路に組込まれ、前述
の工程の中に組込まれて形成されている。
の工程の中に組込まれて形成されている。
（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
第２図では、上下分離領域（５）の上側拡散領域（11）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
更に前記拡散抵抗の前述の如く余裕が設けられ、やはり
集積度の向上の障害となっていた。
集積度の向上の障害となっていた。
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、半導体層（24）の
予定の拡散抵抗領域（31）と分離領域（29）とに対応す
る前記半導体層（24）上の絶縁膜（25）に不純物の導入
孔（34），（32）を形成する工程と、 前記予定の拡散抵抗領域（31）上の前記導入孔（34）に
マスク（35）を設け、不純物を拡散して前記分離領域
（29）を形成する工程と、 前記マスク（35）を除去した後、前記全ての導入孔（3
2），（34）から不純物を拡散して前記拡散抵抗領域（3
1）を形成する工程とを備えることで解決するものであ
る。
予定の拡散抵抗領域（31）と分離領域（29）とに対応す
る前記半導体層（24）上の絶縁膜（25）に不純物の導入
孔（34），（32）を形成する工程と、 前記予定の拡散抵抗領域（31）上の前記導入孔（34）に
マスク（35）を設け、不純物を拡散して前記分離領域
（29）を形成する工程と、 前記マスク（35）を除去した後、前記全ての導入孔（3
2），（34）から不純物を拡散して前記拡散抵抗領域（3
1）を形成する工程とを備えることで解決するものであ
る。
また、半導体層（24）の予定のベース領域（30）、予定
の分離領域（29）および予定の拡散抵抗領域（31）に対
応する前記絶縁膜（25）に不純物の導入孔（33），（3
2），（34）を形成する工程と、 前記予定のベース領域（30）および予定の拡散抵抗領域
（31）上の前記導入孔（33），（34）にマスクを設け、
不純物を拡散して前記分離領域（29）を形成する工程
と、 前記マスクを除去した後、前記全ての導入孔（32），
（33），（34）から不純物を拡散して前記ベース領域
（30）および前記拡散抵抗領域（31）を形成する工程を
備えることで解決するものである。
の分離領域（29）および予定の拡散抵抗領域（31）に対
応する前記絶縁膜（25）に不純物の導入孔（33），（3
2），（34）を形成する工程と、 前記予定のベース領域（30）および予定の拡散抵抗領域
（31）上の前記導入孔（33），（34）にマスクを設け、
不純物を拡散して前記分離領域（29）を形成する工程
と、 前記マスクを除去した後、前記全ての導入孔（32），
（33），（34）から不純物を拡散して前記ベース領域
（30）および前記拡散抵抗領域（31）を形成する工程を
備えることで解決するものである。
（ホ）作 用 エピタキシャル層（24）表面にマスク可能な厚いシリコ
ン酸化膜より成る絶縁膜（25）を形成し、この絶縁膜
（25）に予定の拡散抵抗領域（31）と予定の分離領域
（29）の不純物導入孔（34），（32）を形成する。
ン酸化膜より成る絶縁膜（25）を形成し、この絶縁膜
（25）に予定の拡散抵抗領域（31）と予定の分離領域
（29）の不純物導入孔（34），（32）を形成する。
その後拡散抵抗領域（31）の導入孔（34）にマスク（3
5）をして、不純物を拡散すると、前記絶縁膜（25）が
不純物のブロッキングマスクとなり、分離領域（29）が
形成される。
5）をして、不純物を拡散すると、前記絶縁膜（25）が
不純物のブロッキングマスクとなり、分離領域（29）が
形成される。
更には、前記マスク（35）を除去して全面に不純物を拡
散すると、前述同様に絶縁膜（25）がブロッキングマス
クとなって、拡散抵抗領域（31）が形成される。
散すると、前述同様に絶縁膜（25）がブロッキングマス
クとなって、拡散抵抗領域（31）が形成される。
従って一度に導入孔（32），（34）を形成することで、
分離領域（29）、拡散抵抗領域（31）の形成位置が決定
できるので、従来設けていた形成位置のずれによる余裕
を省くことができる。
分離領域（29）、拡散抵抗領域（31）の形成位置が決定
できるので、従来設けていた形成位置のずれによる余裕
を省くことができる。
同様な理由により、一度にベース領域（30）、拡散抵抗
領域（31）および分離領域（29）の導入孔（33），（3
4），（32）を形成し、この導入孔でセルフアラインす
ることで前記余裕を省くことができる。
領域（31）および分離領域（29）の導入孔（33），（3
4），（32）を形成し、この導入孔でセルフアラインす
ることで前記余裕を省くことができる。
（ヘ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。
を詳述する。
先ず第１図Ａの如く、不純物濃度が1016atom/cm3程度の
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、Ｎ＊型の埋込み層（22）の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドーブする。
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、Ｎ＊型の埋込み層（22）の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドーブする。
続いて第１図Ｂの如く、Ｐ＋型の上下分離領域の下側拡
散層（23）の形成予定領域上の熱酸化膜を開口し、この
開口部を介してＰ型の不純物であるボロンをドープす
る。
散層（23）の形成予定領域上の熱酸化膜を開口し、この
開口部を介してＰ型の不純物であるボロンをドープす
る。
次に第１図Ｃの如く、前記半導体基板（21）上の熱酸化
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（24）を２〜８μｍの厚さで形成する。こ
の時は、先にドーブした不純物は上下に若干拡散が行な
われている。
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（24）を２〜８μｍの厚さで形成する。こ
の時は、先にドーブした不純物は上下に若干拡散が行な
われている。
次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（24）表面に、熱酸化膜を形成した後、
この半導体基板全体を再度熱処理して、先にドープした
不純物を再拡散する。
ピタキシャル層（24）表面に、熱酸化膜を形成した後、
この半導体基板全体を再度熱処理して、先にドープした
不純物を再拡散する。
従って前記下側拡散領域（23）は、前記エピタキシャル
層（24）の約半分まで上方拡散される。また本工程によ
ってエピタキシャル層（24）表面の熱酸化膜は数千Åの
厚さまで成長をし、この熱酸化膜（25）は、後述のマス
クと同様な働きを示す。ただし、前記熱酸化膜を全て除
去し、例えばシリコン窒化膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。
層（24）の約半分まで上方拡散される。また本工程によ
ってエピタキシャル層（24）表面の熱酸化膜は数千Åの
厚さまで成長をし、この熱酸化膜（25）は、後述のマス
クと同様な働きを示す。ただし、前記熱酸化膜を全て除
去し、例えばシリコン窒化膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。
またエピタキシャル層厚を従来にくらべ約半分以下とす
れば、その分前記下側拡散領域（23）もシャロー化され
る。従って横方向の広がりを減少できる。
れば、その分前記下側拡散領域（23）もシャロー化され
る。従って横方向の広がりを減少できる。
続いて、第１図Ｄの如く、予定のMOS容量素子（26）の
下層電極領域（27）上の前記シリコン酸化膜（25）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（24）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。
下層電極領域（27）上の前記シリコン酸化膜（25）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（24）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。
続いて、第１図Ｅの如く、予定の上下分離領域（28）の
上側拡散領域（29）、予定のベース領域（30）および予
定の拡散抵抗領域（31）と対応する前記シリコン酸化膜
（25）に不純物の導入孔（32），（33），（34）を形成
する工程がある。
上側拡散領域（29）、予定のベース領域（30）および予
定の拡散抵抗領域（31）と対応する前記シリコン酸化膜
（25）に不純物の導入孔（32），（33），（34）を形成
する工程がある。
ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
4）が露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（24）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
ングによって形成する。この後、エピタキシャル層（2
4）が露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（24）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
続いて、第１図Ｆの如く、前記予定のベース領域（30）
および拡散抵抗領域（31）上の前記導入孔（33），（3
4）にマスク（35）を設け、不純物を拡散して前記上側
拡散領域（29）を形成する。
および拡散抵抗領域（31）上の前記導入孔（33），（3
4）にマスク（35）を設け、不純物を拡散して前記上側
拡散領域（29）を形成する。
ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（35）を全面に被覆した後、前記上側拡散
領域（29）に対応するマスク（35）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（29）を形成する。
わゆるマスク（35）を全面に被覆した後、前記上側拡散
領域（29）に対応するマスク（35）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（29）を形成する。
本工程では、図の如くマスク（35）の開口部をシリコン
酸化膜（25）の導入孔（32）より大きく形成しても、こ
のシリコン酸化膜（25）がマスクとして働くので前記導
入孔（32）と前記上側拡散領域（29）の形成位置が一致
することを示している。
酸化膜（25）の導入孔（32）より大きく形成しても、こ
のシリコン酸化膜（25）がマスクとして働くので前記導
入孔（32）と前記上側拡散領域（29）の形成位置が一致
することを示している。
その後、前記マスク（35）の除去、所定の熱処理を行な
い、第１図Ｇの如く前記上側拡散領域（29）を下側拡散
領域（23）へ到達させる。
い、第１図Ｇの如く前記上側拡散領域（29）を下側拡散
領域（23）へ到達させる。
続いて、第１図Ｇの如く前記全ての導入孔（32），（3
3），（34）から不純物を拡散して前記ベース領域（3
0）および拡散抵抗領域（31）を形成する工程がある。
3），（34）から不純物を拡散して前記ベース領域（3
0）および拡散抵抗領域（31）を形成する工程がある。
ここでは、前工程のマスク（35）が全て除去され、前記
上側拡散領域（29）、ベース領域（30）および抵抗拡散
領域（31）の導入孔（32），（33），（34）が露出され
る。この状態でボロン（Ｂ）をイオン注入する。
上側拡散領域（29）、ベース領域（30）および抵抗拡散
領域（31）の導入孔（32），（33），（34）が露出され
る。この状態でボロン（Ｂ）をイオン注入する。
従ってベース領域（30）が形成され、同時に抵抗拡散領
域（31）が形成される。しかも同時に上側拡散領域（2
9）に再度不純物が拡散される。
域（31）が形成される。しかも同時に上側拡散領域（2
9）に再度不純物が拡散される。
本発明の特徴とする所は、前述した第１図Ｅ乃至第１図
Ｇにある。
Ｇにある。
従来は分離領域（28）の形成およびベース領域（30）の
形成時に、設計値からのずれが生じても両領域の接触が
生じないように余裕を設けていた。しかし本願は予め一
度に導入孔（32），（33），（34）を形成し、この導入
孔では形成位置を決めているので、前記余裕を設ける必
要がない。
形成時に、設計値からのずれが生じても両領域の接触が
生じないように余裕を設けていた。しかし本願は予め一
度に導入孔（32），（33），（34）を形成し、この導入
孔では形成位置を決めているので、前記余裕を設ける必
要がない。
つまり第１図Ｆの如く、ベース領域（30）の導入孔（3
3）および拡散抵抗領域（31）の導入孔（34）にマスク
を設けるだけで、分離領域（29）の形成位置は、前記分
離領域（29）の導入孔（32）で決定できる。またベース
領域（30）および拡散抵抗領域（31）の形成位置は、マ
スクを設ける工程を用いないで、予め形成したベース領
域（30）の導入孔（33）および拡散抵抗領域（31）の導
入こう孔（34）で決定している。従って従来例で示した
マスクの形成ずれやベース領域および拡散抵抗領域の導
入孔のずれによる心配は全く不要となる。第１図Ｅの如
く、一端精度良く導入孔（32），（33），（34）が形成
されれば、この精度で夫々の拡散領域（29），（30），
（31）の形成位置が実現できる。しかもイオン注入で形
成しているので、熱拡散より拡散領域の横方向への広が
りを最小限にすることができる。またベース領域（30）
の拡散深さを従来のそれより浅くすることで更に横方向
への広がりを防止できる。
3）および拡散抵抗領域（31）の導入孔（34）にマスク
を設けるだけで、分離領域（29）の形成位置は、前記分
離領域（29）の導入孔（32）で決定できる。またベース
領域（30）および拡散抵抗領域（31）の形成位置は、マ
スクを設ける工程を用いないで、予め形成したベース領
域（30）の導入孔（33）および拡散抵抗領域（31）の導
入こう孔（34）で決定している。従って従来例で示した
マスクの形成ずれやベース領域および拡散抵抗領域の導
入孔のずれによる心配は全く不要となる。第１図Ｅの如
く、一端精度良く導入孔（32），（33），（34）が形成
されれば、この精度で夫々の拡散領域（29），（30），
（31）の形成位置が実現できる。しかもイオン注入で形
成しているので、熱拡散より拡散領域の横方向への広が
りを最小限にすることができる。またベース領域（30）
の拡散深さを従来のそれより浅くすることで更に横方向
への広がりを防止できる。
これらの理由により、ベース領域（30）および拡散抵抗
領域（31）の周辺に渡り余裕が不要となり、平面的には
縦、横の方向で不要となるので余裕を大幅に削減でき、
夫れ夫れのセルサイズの縮小できる。そのため集積度の
高いチップでは、大幅にチップサイズを小さくできる。
領域（31）の周辺に渡り余裕が不要となり、平面的には
縦、横の方向で不要となるので余裕を大幅に削減でき、
夫れ夫れのセルサイズの縮小できる。そのため集積度の
高いチップでは、大幅にチップサイズを小さくできる。
第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（29）上の導入孔（32）にマスク
（35）を設け、その後不純物を拡散してベース領域（3
0）を拡散しても良い。またベース領域（30）と拡散抵
抗領域（31）を夫れ夫れ別々に形成しても良い。
が、本願は分離領域（29）上の導入孔（32）にマスク
（35）を設け、その後不純物を拡散してベース領域（3
0）を拡散しても良い。またベース領域（30）と拡散抵
抗領域（31）を夫れ夫れ別々に形成しても良い。
第１図Ｆで説明した様に、ベース領域（30）や拡散抵抗
領域（31）と対応するマスク（35）の開口部を、前記導
入孔（33），（34）よりやや大きくするだけで、精度良
くベース領域（30）および拡散抵抗領域（31）を決定で
きる。
領域（31）と対応するマスク（35）の開口部を、前記導
入孔（33），（34）よりやや大きくするだけで、精度良
くベース領域（30）および拡散抵抗領域（31）を決定で
きる。
続いて第１図Ｈの如く、ベース領域（30）内に形成予定
のベースコンタクト領域（36）に対応する領域と、分離
領域（29）および拡散抵抗領域（31）のコンタクト領域
（37）上が開孔されるように、マスクとなるホトレジス
ト膜（38）を形成する工程がある。
のベースコンタクト領域（36）に対応する領域と、分離
領域（29）および拡散抵抗領域（31）のコンタクト領域
（37）上が開孔されるように、マスクとなるホトレジス
ト膜（38）を形成する工程がある。
その後、ボロン（Ｂ）をイオン注入する工程がある。
続いて前記ホトレジスト膜（38）を除去し、前記ベース
領域（30）以外のシリコン酸化膜（25）が約1000Åとな
るようにエッチングをする。その後、全面にノンドープ
のシリコン酸化膜、リンドープのシリコン酸化膜を夫れ
夫れ数千Å積層し、全面の膜厚にあまり差が生じないよ
うにしている。これは、第１図Ｈで示したシリコン酸化
膜であると、予定のエミッタ領域（39）上のシリコン酸
化膜は、予定のコレクタコンタクト領域（40）上のシリ
コン酸化膜より薄いため、コレクタコンタクト領域（4
0）の導入孔が完全に開くまでには、エミッタ領域（3
9）となるエピタキシャル層がエッチングされてしま
う。そのために、前述の如く、２種類のシリコン酸化膜
を形成し、膜厚差を無くしてエミッタ領域（39）のエピ
タキシャル層のエッチングを防止している。
領域（30）以外のシリコン酸化膜（25）が約1000Åとな
るようにエッチングをする。その後、全面にノンドープ
のシリコン酸化膜、リンドープのシリコン酸化膜を夫れ
夫れ数千Å積層し、全面の膜厚にあまり差が生じないよ
うにしている。これは、第１図Ｈで示したシリコン酸化
膜であると、予定のエミッタ領域（39）上のシリコン酸
化膜は、予定のコレクタコンタクト領域（40）上のシリ
コン酸化膜より薄いため、コレクタコンタクト領域（4
0）の導入孔が完全に開くまでには、エミッタ領域（3
9）となるエピタキシャル層がエッチングされてしま
う。そのために、前述の如く、２種類のシリコン酸化膜
を形成し、膜厚差を無くしてエミッタ領域（39）のエピ
タキシャル層のエッチングを防止している。
更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（26）の予定の誘電体薄膜（41）が
形成される領域のシリコン酸化膜（42）を除去し、誘電
体薄膜（41）を形成する工程がある。
って、MOS容量素子（26）の予定の誘電体薄膜（41）が
形成される領域のシリコン酸化膜（42）を除去し、誘電
体薄膜（41）を形成する工程がある。
ここでシリコン酸化膜（42）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜（41）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
より開口され、全面に数百Åのシリコン窒化膜（41）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
最後に、全面にホトレジスト膜を形成し、異方性エッチ
ングによって、予定のエミッタ領域（39）、予定のコレ
クタコンタクト領域（40）、予定の下層電極のコンタク
ト領域（43）、および拡散抵抗領域（31）のコンタクト
領域（37）上のシリコン酸化膜（42）を除去する。そし
て前記ホトレジスト膜を除去した後、再度予定のエミッ
タ領域（39）、予定のコレクタコンタクト領域（40）お
よび前記下層電極領域（27）のコンタクト領域（43）に
対応するエピタキシャル層が露出する様に、ホトレジス
ト膜を形成する。
ングによって、予定のエミッタ領域（39）、予定のコレ
クタコンタクト領域（40）、予定の下層電極のコンタク
ト領域（43）、および拡散抵抗領域（31）のコンタクト
領域（37）上のシリコン酸化膜（42）を除去する。そし
て前記ホトレジスト膜を除去した後、再度予定のエミッ
タ領域（39）、予定のコレクタコンタクト領域（40）お
よび前記下層電極領域（27）のコンタクト領域（43）に
対応するエピタキシャル層が露出する様に、ホトレジス
ト膜を形成する。
そしてこのホトレジスト膜をマスクとして、ヒ素（As）
をイオン注入し、エミッタ領域（39）、コレクタコンタ
クト領域（40）および下層電極領域（27）のコンタクト
領域（43）を形成する。
をイオン注入し、エミッタ領域（39）、コレクタコンタ
クト領域（40）および下層電極領域（27）のコンタクト
領域（43）を形成する。
そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（39）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
領域（39）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
（ト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
拡散抵抗領域と予定の分離領域とに対応する絶縁膜に不
純物の導入孔を予め精度良く形成し、予定の拡散抵抗領
域上の導入孔にマスクを設けて分離領域を形成し、この
マスクを除去し、全ての導入孔に不純物を導入して拡散
抵抗領域を形成することで、予め精度良く形成した導入
孔によって拡散抵抗領域の形成位置が決定できる。従っ
て拡散抵抗領域によるずれは大幅に削減でき、従来設け
ていたずれによる余裕を大幅に減らすことができる。
拡散抵抗領域と予定の分離領域とに対応する絶縁膜に不
純物の導入孔を予め精度良く形成し、予定の拡散抵抗領
域上の導入孔にマスクを設けて分離領域を形成し、この
マスクを除去し、全ての導入孔に不純物を導入して拡散
抵抗領域を形成することで、予め精度良く形成した導入
孔によって拡散抵抗領域の形成位置が決定できる。従っ
て拡散抵抗領域によるずれは大幅に削減でき、従来設け
ていたずれによる余裕を大幅に減らすことができる。
従ってこの余裕は拡散抵抗領域の周辺で減らせるので、
セルサイズの縮小を可能とし、その上、集積回路となれ
ばこのセルの数だけこの縮小面積が減らせるので、大幅
なチップサイズの縮小が可能となる。
セルサイズの縮小を可能とし、その上、集積回路となれ
ばこのセルの数だけこの縮小面積が減らせるので、大幅
なチップサイズの縮小が可能となる。
また拡散抵抗領域と分離領域は同導電型であるので、マ
スクを形成せずに形成できる。従ってホトレジスト工程
を削減できるのでその分保留りを向上できる。
スクを形成せずに形成できる。従ってホトレジスト工程
を削減できるのでその分保留りを向上できる。
次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、拡散抵抗領域を形
成する工程においても、このマスクの開口部を予定の拡
散抵抗領域の導入孔より大きくすることによって、予め
形成した導入孔の精度で位置決めができる。従って余分
な不純物を分離領域に注入すること無しに、精度良く位
置決めができ、前述と同様に大幅なセルサイズの縮小が
可能となる。
の分離領域上に再度マスクを設けて、拡散抵抗領域を形
成する工程においても、このマスクの開口部を予定の拡
散抵抗領域の導入孔より大きくすることによって、予め
形成した導入孔の精度で位置決めができる。従って余分
な不純物を分離領域に注入すること無しに、精度良く位
置決めができ、前述と同様に大幅なセルサイズの縮小が
可能となる。
また予め半導体層の予定のベース領域、拡散抵抗領域お
よび予定の分離領域とに対応する絶縁膜に不純物の導入
孔を精度良く形成し、予定のベース領域および予定の拡
散抵抗領域上の導入孔にマスクを設けて分離領域を形成
し、このマスクを除去し、全ての導入孔に不純物を導入
してベース領域および拡散抵抗領域を形成することで、
予め、精度良く形成した導入孔によって、ベース領域お
よび拡散抵抗領域の形成位置が決定できる。従ってベー
ス領域および拡散抵抗領域によるずれは大幅に削減で
き、従来設けていたずれによる余裕を大幅に減らすこと
ができる。
よび予定の分離領域とに対応する絶縁膜に不純物の導入
孔を精度良く形成し、予定のベース領域および予定の拡
散抵抗領域上の導入孔にマスクを設けて分離領域を形成
し、このマスクを除去し、全ての導入孔に不純物を導入
してベース領域および拡散抵抗領域を形成することで、
予め、精度良く形成した導入孔によって、ベース領域お
よび拡散抵抗領域の形成位置が決定できる。従ってベー
ス領域および拡散抵抗領域によるずれは大幅に削減で
き、従来設けていたずれによる余裕を大幅に減らすこと
ができる。
従ってこの余裕はベース領域および拡散抵抗領域の周辺
で減らせるので、セルサイズの大幅な縮小を可能とし、
その上、集積回路となればこのセルの数だけこの縮小面
積が減らせるので、更に大幅なチップサイズの縮小が可
能となる。
で減らせるので、セルサイズの大幅な縮小を可能とし、
その上、集積回路となればこのセルの数だけこの縮小面
積が減らせるので、更に大幅なチップサイズの縮小が可
能となる。
またベース領域、拡散抵抗領域および分離領域は同導電
型であるので、マスクを形成せずに形成できる。従って
ホトレジスト工程を削減できるのでその分歩留りを向上
できる。
型であるので、マスクを形成せずに形成できる。従って
ホトレジスト工程を削減できるのでその分歩留りを向上
できる。
次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、ベース領域および
拡散抵抗領域を形成する工程においても、このマスクの
開口部を予定のベース領域および拡散抵抗領域の導入孔
より大きくすることによって、予め形成した導入孔の精
度で位置決めができる。従って余分な不純物を分離領域
に注入すること無しに、精度良く位置決めができ、前述
と同様に大幅なセルサイズの縮小が可能となる。
の分離領域上に再度マスクを設けて、ベース領域および
拡散抵抗領域を形成する工程においても、このマスクの
開口部を予定のベース領域および拡散抵抗領域の導入孔
より大きくすることによって、予め形成した導入孔の精
度で位置決めができる。従って余分な不純物を分離領域
に注入すること無しに、精度良く位置決めができ、前述
と同様に大幅なセルサイズの縮小が可能となる。
更に予め形成した導入孔の形成の後に、ダミー酸化膜を
形成することで、後のイオン注入工程によるエピタキシ
ャル層へのダメージを減少でき、均一に注入することが
できる。
形成することで、後のイオン注入工程によるエピタキシ
ャル層へのダメージを減少でき、均一に注入することが
できる。
第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
フロントページの続き (56)参考文献 特開 昭55−67141（ＪＰ，Ａ) 特開 昭55−105344（ＪＰ，Ａ) 特開 昭57−50424（ＪＰ，Ａ) 特開 昭60−111466（ＪＰ，Ａ) 特開 平１−89359（ＪＰ，Ａ)
Claims (4)
- 【請求項１】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定の拡散抵抗領域と予定の前記上下分離領
域の上拡散層に対応する前記１層の絶縁膜に不純物の導
入孔を同時に形成する工程と、 前記予定の拡散抵抗領域上の前記導入孔にイオン注入用
のマスクを覆い前記上拡散層の導入孔を介して不純物を
イオン注入し、前記上下分離領域の上拡散層を形成する
工程と、 前記マスクを除去した後、前記拡散抵抗領域の導入孔を
介して不純物をイオン注入し、前記拡散抵抗領域を形成
する工程とを備えることを特徴とした半導体集積回路の
製造方法。 - 【請求項２】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定の拡散抵抗領域と予定の前記上下分離領
域の上拡散層に対応する前記１層の絶縁膜に不純物の導
入孔を同時に形成する工程と、 前記予定の拡散抵抗領域上の前記導入孔にイオン注入用
のマスクを覆い前記上拡散層の導入孔を介して不純物を
イオン注入し、前記上下分離領域の上拡散層を形成する
工程と、 前記マスクを除去した後、前記拡散抵抗領域の導入孔を
介して不純物をイオン注入し、前記拡散抵抗領域を形成
する工程と、 前記拡散抵抗領域の導入孔において、イオン注入用のマ
スクの開口部がこれよりも大きくなるように設け、且つ
前記拡散抵抗領域の予定のコンタクト領域が露出される
ようにイオン注入用のマスクを設け、前記コンタクト領
域の導入孔を形成する工程と、 前記予定のコンタクト領域の導入孔を介して前記不純物
をイオン注入し前記コンタクト領域を形成する工程とを
備えることを特徴とした半導体集積回路の製造方法。 - 【請求項３】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定のベース領域、予定の拡散抵抗領域およ
び予定の前記上下分離領域の上拡散層に対応する前記１
層の絶縁膜に不純物の導入孔を同時に形成する工程と、 前記予定のベース領域および前記予定の拡散抵抗領域上
の前記導入孔にイオン注入用のマスクを覆い前記上拡散
層の導入孔を介して不純物をイオン注入し、前記上下分
離領域の上拡散層を形成する工程と、 前記マスクを除去した後、前記予定のベース領域の導入
孔および前記予定の拡散抵抗領域の導入孔を介して不純
物をイオン注入し、前記ベース領域および前記拡散抵抗
領域を形成する工程とを備えることを特徴とした半導体
集積回路の製造方法。 - 【請求項４】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定のベース領域、予定の拡散抵抗領域およ
び予定の前記上下分離領域の上拡散層に対応する前記１
層の絶縁膜に不純物の導入孔を同時に形成する工程と、 前記予定のベース領域および前記予定の拡散抵抗領域上
の前記導入孔にイオン注入用のマスクを覆い前記上拡散
層の導入孔を介して不純物をイオン注入し、前記上下分
離領域の上拡散層を形成する工程と、 前記マスクを除去した後、前記予定のベース領域の導入
孔および前記予定の拡散抵抗領域の導入孔を介して不純
物をイオン注入し、前記ベース領域および前記拡散抵抗
領域を形成する工程と、 前記拡散抵抗領域の導入孔において、イオン注入用のマ
スクの開口部がこれよりも大きくなるように設け、且つ
前記拡散抵抗領域の予定のコンタクト領域が露出される
ようにイオン注入用のマスクを設け、前記コンタクト領
域の導入孔を形成する工程と、 前記予定のコンタクト領域の導入孔を介して前記不純物
をイオン注入し前記コンタクト領域を形成する工程とを
備えることを特徴とした半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127317A JPH06101537B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127317A JPH06101537B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305462A JPH02305462A (ja) | 1990-12-19 |
| JPH06101537B2 true JPH06101537B2 (ja) | 1994-12-12 |
Family
ID=14956947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127317A Expired - Lifetime JPH06101537B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101537B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567141A (en) * | 1978-11-14 | 1980-05-21 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device |
| JPS55105344A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
| JPS5750424A (en) * | 1980-09-11 | 1982-03-24 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPS60111466A (ja) * | 1983-11-22 | 1985-06-17 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| JPS6489359A (en) * | 1987-09-29 | 1989-04-03 | Sharp Kk | Manufacture of bipolar semiconductor integrated circuit device |
-
1989
- 1989-05-19 JP JP1127317A patent/JPH06101537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305462A (ja) | 1990-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2543948B2 (ja) | 半導体装置の製造方法 | |
| JPH0351108B2 (ja) | ||
| JPH06101540B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6360549B2 (ja) | ||
| JPH1041476A (ja) | 半導体装置の製造方法 | |
| JPH06101537B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0756870B2 (ja) | 半導体装置の製造方法 | |
| KR0179823B1 (ko) | 반도체장치의 제조방법 | |
| JPH06101538B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06101543B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06101542B2 (ja) | 半導体集積回路の製造方法 | |
| JP3036768B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06101541B2 (ja) | 半導体集積回路の製造方法 | |
| JP3036769B2 (ja) | 半導体集積回路の製造方法 | |
| JP3036770B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06101539B2 (ja) | 半導体集積回路の製造方法 | |
| JP2659190B2 (ja) | 半導体装置の製造方法 | |
| JPH0389550A (ja) | バイポーラトランジスタの製造方法 | |
| JP2517380B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02278833A (ja) | 半導体集積回路の製造方法 | |
| JP2614519B2 (ja) | Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 | |
| JPH07120747B2 (ja) | 半導体集積回路の製造方法 | |
| JPH07120713B2 (ja) | 半導体集積回路の製造方法 | |
| JPH07114209B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02267943A (ja) | Ｍｉｓ型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 15 |