JPH06101541B2

JPH06101541B2 - 半導体集積回路の製造方法

Info

Publication number: JPH06101541B2
Application number: JP1127320A
Authority: JP
Inventors: 和男竹田; 利正定方; 輝夫田端; 信之関川; 忠良高田; 靖宏玉田; 芳明佐野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-05-19
Filing date: 1989-05-19
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPH02305465A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。

（ロ）従来の技術半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。

このバイポーラトランジスタ（１）は第２図に示す如
く、Ｐ型の半導体基板（２）上にＮ型のエピタキシャル
層（３）が積層され、この半導体基板（２）とエピタキ
シャル層（３）の間には、N⁺型の埋込み層（４）が形成
されている。

またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
P⁺型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（５）によって、前記エピタキシャル
層（３）より成る複数のアイランドが形成され、この中
にあるアイランド（６）がＮ型のコレクタ領域と成る。
またこのアイランド（６）内に形成されたＰ型のベース
領域（７）と、このベース領域（７）内に形成されたN⁺
型のエミッタ領域（８）と、前記コレクタとなるエピタ
キシャル層が露出している領域に形成されたコレクタコ
ンタクト領域とがあり、また前記エピタキシャル層
（３）上に形成されたSiO₂膜のコンタクト孔を介して形
成された夫々の電極がある。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO₂膜
を形成し、このSiO₂膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、P⁺型の下側拡散層（1
0）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO₂膜
を形成する。このSiO₂膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（５）の予定の上側拡散領域（11）の拡散孔が形成さ
れ、この拡散孔を介してボロンが拡散されて前記分離領
域（５）が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記ベー
ス領域（７）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（７）を形成する第３の工程
がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO₂膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタト領域（９）を形成する第
４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成して集積回路と成す第５の工程
がある。

（ハ）発明が解決しようとする課題前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。

第２図では、上下分離領域（５）の上側拡散領域（11）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）やコレクタコ
ンタクト領域（９）が形成される事がある。もちろん右
及び紙面に対して垂直方向も同様な事がいえる。この事
を考えて、本来の設計値幅に余裕とする幅（約２μｍ）
を設け、矢印で示した幅とし、各拡散領域との接触を防
止している。従って両側で４μｍの余裕を、集積化され
るトランジスタの夫々に設定するため、集積度の向上の
障害となっていた。

（ニ）課題を解決するための手段本発明は前述の課題に鑑みてなされ、半導体層（23）の
予定のベース領域（34）、予定のコレクタコンタクト領
域（36）、分離領域（25）とに対応する前記半導体層
（23）上の絶縁膜（51）に不純物の導入孔（54），（5
3），（52）を形成する工程と、前記予定のベース領域（34）および前記予定のコレクタ
コンタクト領域（36）上の前記導入孔（54），（53）に
マスク（56）を設け、不純物を拡散して前記分離領域
（27）を形成する工程と、前記マスク（56）を除去した後、前記予定のコレクタコ
ンタクト領域（36）上の前記導入孔（53）にマスク（5
7）を設けてから不純物を拡散して前記ベース領域（3
4）を形成する工程とを備えることで解決するものであ
る。

（ホ）作用一度に導入孔（52），（53），（54）を形成すること
で、分離領域（27）、ベース領域（34）およびコレクタ
コンタクト領域（36）の形成位置が決定できるので、従
来設けていた形成位置のずれによる余裕を省くことがで
きる。

（ヘ）実施例以下に本発明の実施例を説明するが、説明の都合上先ず
第１図Ｊを用いて半導体集積回路（21）の構成を述べ
る。

第１図Ｊに示す如く、Ｐ型の半導体基板（22）上にはＮ
型のエピタキシャル層（23）があり、このエピタキシャ
ル層（23）と前記半導体基板（22）との間にはN⁺型の埋
込み層（24）がある。

この埋込み層（24）を周囲には前記エピタキシャル層
（23）表面から前記半導体基板（22）に到達する分離分
離領域（26）があり、図の如く下側拡散領域（26）と上
側拡散領域（27）により成る。

この分離領域（25）によって複数のアイランドが形成さ
れ、第１のアイランド（28）にはトランジタ（29）、第
２アイランド（30）にはMOS容量素子（31）および第３
のアイランド（32）には拡散抵抗素子（33）がある。

前記トランジスタ（29）は、前記エピタキシャル層より
成るコレクタ領域（28）と、前記アイランド（28）に形
成されたＰ型のベース領域（34）およびこのベース領域
（34）内に形成されたＮ型のエミッタ領域（35）を有
し、前記コレクタ領域（28）およびベース領域（34）内
には夫々コレクタコンタクト領域（36）およびベースコ
ンタクト領域（37）が形成されている。

前記MOS容量素子（31）は、このアイランド（30）内に
形成されたN⁺型の下層電極領域（38）と、この下層電極
領域（38）上に形成されたシリコン窒化膜より成る誘電
体（39）と、この誘電体（39）上に形成された上層電極
（40）と、前記下層電極領域（38）内に形成されたコン
タクト領域（41）と、このコンタクト領域（41）とオー
ミックコンタクトした下層電極（42）とより成る。

また前記拡散抵抗素子（33）は、このアイランド（32）
内に形成されたＰ型の拡散抵抗領域（43）と、この拡散
抵抗素子（43）の両端に形成されたP⁺型のコンタクト領
域（44）とより成る。

次に本発明の半導体集積回路（21）の製造方法を詳述す
る。

先ず第１図Ａの如く、不純物濃度が10¹⁵atom/cm³程度の
Ｐ型シリコン半導体基板（22）の表面に熱酸化膜を形成
した後、N⁺型の埋込み層（24）の形成予定領域を蝕刻し
た後、この開口部を介してＮ型の不純物であるアンチモ
ンやヒ素をドープする。

続いて第１図Ｂの如く、P⁺型の上下分離領域（25）の下
側拡散領域（26）の形成予定領域上の熱酸化膜を開口
し、この開口部を介してＰ型の不純物であるボロンをド
ープする。

次に第１図Ｃの如く、前記半導体基板（22）上の熱酸化
膜を全て除去してから前記半導体基板（22）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（23）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は普通に拡散が行なわれ
ている。

次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（23）表面に、熱酸化膜を形成した後、
この半導体基板全体を約再度熱処理して、先にドープし
た不純物を再拡散する。

従って前記下側拡散領域（26）は、前記エピタキシャル
層（23）の約半分まで上方拡散される。また本工程によ
ってエピタキシャル層（23）表面の熱酸化膜は数千Åの
厚さまで成長をし、この熱酸化膜（51）は、後述のマス
クと同様な働きを示す。ただし、前記熱酸化膜を全て除
去し、例えばシリコン窒化膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。

またエピタキシャル層厚を従来の約半分とすれば、その
分前記下側拡散領域（26）もシャロー化される。従って
横方向の広がりを減少できる。

続いて、第１図Ｄの如く、予定のMOS容量素子（31）の
下層電極領域（38）上の前記シリコン酸化膜（51）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（23）内に拡散される。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。

続いて、第１図Ｅの如く、予定の上下分離領域（25）の
上側拡散領域（27）、予定のコレクタコンタクト領域
（36）、予定のベース領域（34）および予定の拡散抵抗
領域（43）と対応する前記シリコン酸化膜（51）に不純
物の導入孔（52），（53），（54），（55）を形成する
工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
3）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（23）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。

続いて、第１図Ｆの如く予定のコレクタコンタクト領域
（36）、前記予定のベース領域（34）、および拡散抵抗
領域（43）上の前記導入孔（53），（54），（55）にマ
スク（56）を設け、不純物を拡散して前記上側拡散領域
（27）を形成する。

ここでは注入イオンのブロックが可能なレジスタ膜、い
わゆるマスク（56）を全面に被覆した後、前記上側拡散
領域（27）に対応するマスク（56）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（27）を形成する。

本工程では、図の如くマスク（56）の開口部をシリコン
酸化膜（51）の導入孔（52）より大きく形成しても、こ
のシリコン酸化膜（51）がマスクとして働くので前記導
入孔（52）と前記上側拡散領域（27）の形成位置が一致
する。

その後、前記マスク（56）の除去、所定の熱処理をおこ
ない、前記上側拡散領域（27）を下側拡散領域（26）へ
第１図Ｇの如く到達させる。

続いて、第１図Ｇの如く予定のコレクタコンタクト領域
（36）上の導入孔（53）にマスク（57）を形成し、導入
孔（52），（54），（55）から不純物を拡散して前記ベ
ース領域（34）を形成する工程がある。

ここでは、前工程でマスク（56）が全て除去され、導入
孔（53）にマスク（57）が形成されるので前記上側拡散
領域（27）、ベース領域（34）および抵抗拡散領域（4
3）の導入孔（52），（54），（55）が露出される。こ
の状態でボロン（Ｂ）をイオン注入する。

従ってベース領域（34）が形成され、同時に抵抗拡散領
域（43）が形成される。しかも同時に上側拡散領域（2
7）に再度不純物が拡散される。

本発明の特徴とする所は、前述した第１図Ｅ乃至第１図
Ｇにある。

従来では分離領域（25）の形成およびベース領域（34）
の形成時に、設計値からのずれが生じても、両領域の接
触が生じないように余裕を設けていたが、本願は予め一
度に導入孔（52），（53），（54），（55）を形成し、
この導入孔で形成位置を決めているので、前記余裕を設
ける必要がない。

つまり第１図Ｆの如く、ベース領域（34）およびコレク
タコンタクト領域（36）の導入孔（54），（53）にマス
クを設けるだけで、分離領域（25）の形成位置は、前記
分離領域（25）の導入孔（52）で決定できる。またベー
ス領域（34）は、予め形成したベース領域（34）の導入
孔（54）で決定している。従って従来例で示したマスク
の形成ずれやベース領域の導入孔のずれによる心配は全
く不要となる。第１図Ｅの如く、一端精度良く導入孔
（52），（54），（55）が形成されれば、この精度で夫
々の拡散領域（27），（34），（43）の形成位置が実現
できる。

しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の拡散深さを浅くできるので横方向への広
がりを最小限にすることができる。またベース領域（3
4）の拡散深さを従来のそれより浅くすることで更に横
方向への広がりを防止できる。

これらの理由により、ベース領域（34）の周辺に渡り余
裕が不要となり、平面的には縦、横の方向で不要となる
ので余裕を大幅に削減でき、セルサイズを縮小できる。
そのため集積度の高いチップでは、大幅にチップサイズ
を小さくできる。

第１図Ｇの工程では、導入孔（53）上にマスクを形成し
て拡散していたが、本願は分離領域（27）上の導入孔
（52）にマスクを設け、その後不純物を拡散してベース
領域（34）を拡散しても良い。

第１図Ｆで説明した様に、ベース領域（34）と対応する
マスク（57）の開口部を、前記導入孔（54）よりやや大
きくするだけで、精度良くベース領域（34）を決定でき
る。ここではマスクによって余剰な不純物が分離領域
（27）へ注入されるのを防止できる。

続いて第１図Ｈに示したコレクタコンタクト領域（36）
を導入孔（53）を介して形成する工程がある。前工程と
同様に、マスクを設け、ここでは導入孔（52），（5
4），（55）上に設ける。そしてＮ型の不純物であるヒ
素等をイオン注入する。

本工程も導入孔（53）より大きくマスクの開口部を設
け、前導入孔（53）の形成位置によってコレクタコンタ
クト領域（36）の形成位置を決定している。

また本工程のコレクタコンタクト領域（36）は、導入孔
（52），（53），（54），（55）を介して拡散する際、
一番最後に導入孔（53）を介して拡散している。これは
コレクタコンタクト領域（36）の横広がりを防止するた
めである。

以上の工程によって予め形成された導入孔（52）（5
3），（54），（55）によって夫々の拡散領域の位置が
決定でき、前述した如く余裕を設けることなくセルサイ
ズを縮小できる。

続いて第１図Ｈの如く、ベース領域（34）内に形成予定
のベースコンタクト領域（37）に対応する領域と、分離
領域（27）および拡散抵抗領域（43）のコンタクト領域
（44）上が開孔されるように、マスクとなるホトレジス
ト膜（58）を形成する工程がある。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて前記ホトレジスト膜（58）を除去し、全面にリン
ドープのシリコン酸化膜を形成している。

更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（31）の予定の誘電体薄膜（39）が
形成されるシリコン酸化膜（51）を除去し、誘電体薄膜
（39）を形成する工程がある。

ここでシリコン酸化膜（51）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜（39）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。

最後に、ホストレジスト膜をマスクとして、異方性エッ
チングによって、予定のエミッタ領域（35）、ベースコ
ンタクト領域（37）、コレクタコンタクト領域（36）、
下層電極（42）のコンタクト領域（41）、および拡散抵
抗領域（43）のコンタクト領域（44）上のシリコン酸化
膜（51）を除去する。そして前記ホトレジスト膜を除去
した後、再度予定のエミッタ領域（35）、予定のコレク
タコンタクト領域（36）および前記下層電極（42）のコ
ンタクト領域（41）に対応するエピタキシャル層が露出
する様に、ホトレジスト膜を形成する。

そしてこのホストレジスト膜をマスクとして、ヒ素（A
s）をイオン注入し、エミッタ領域（35）および下層電
極（42）のコンタクト領域（41）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（35）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。

前述の如く、一度に導入孔（52），（53），（54）を形
成するために、予定のエミッタ領域（35）、コレクタコ
ンタクト領域（36）およびベースコンタクト領域（37）
上のシリコン酸化膜（51）は同じ膜厚となる。従ってト
ランジスタ（29）内の開口部は同時にエッチングを終了
でき、エミッタ領域（35）のエピタキシャル層のエッチ
ングを防止できる。

（ト）発明の効果以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域、予定のコレクタコンタクト領域、予定の分
離領域とに対応する絶縁膜に不純物の導入孔を精度良く
形成し、予定のベース領域および予定のコレクタコンタ
クト領域上の導入孔にマスクを設けて分離領域を形成
し、このマスクを除去し、予定のコレクタコンタクト領
域上にマスクを設け、不純物を導入してベース領域を形
成し、また予定のコレクタコンタクト領域の導入孔を介
してコレクタコンタクト領域を形成することで、予め精
度良く形成した導入孔によってベース領域およびコレク
タコンタクト領域の形成位置が決定できる。従ってベー
ス領域およびコレクタコンタクト領域によるずれは大幅
に削減でき、従来設けていたずれによる余裕を大幅に減
らすことができる。

従ってこの余裕はベース領域およびコレクタコンタクト
領域の周辺で減らせるので、セルサイズの縮小を可能と
し、その上、集積回路となればこのセルの数だけこの縮
小面積が減らせるので、大幅なチップサイズの縮小が可
能となる。

またベース領域と分離領域は同導電型であるので、マス
クを形成せずに形成できる。従ってホストレジスト工程
を削減できるのでその分歩留りを向上できる。

次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、ベース領域および
コレクタコンタクト領域を形成する工程においても、こ
のマスクの開口部を予定のベース領域およびコレクタコ
ンタクト領域の導入孔より大きくすることによって、予
め形成した導入孔の精度で位置決めができる。従って余
分な不純物を分離領域に注入すること無しに、精度良く
位置決めができ、前述と同様に大幅なセルサイズの縮小
が可能となる。

一方、一度にベース領域とコレクタコンタクト領域の導
入孔を形成するので、この領域上のシリコン酸化膜の膜
厚はほぼ同一となる。それ故、エミッタ領域の拡散孔、
ベースコンタクト領域のコンタクト孔おびコレクタコン
タクト領域のコンタクト孔は一度にエッチングしてもほ
ぼ同時に終了する。従ってエミッタ領域のエッチングを
防止できるので、トランジスタの歩留りの向上が達成で
き、しかも別々のエッチングを要しないので工程を削減
できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73 (72)発明者関川信之大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (72)発明者高田忠良大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (72)発明者玉田靖宏大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (72)発明者佐野芳明大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (56)参考文献特開昭55−67141（ＪＰ，Ａ) 特開昭55−105344（ＪＰ，Ａ) 特開昭57−50424（ＪＰ，Ａ) 特開昭60−111466（ＪＰ，Ａ) 特開平１−89359（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定のベース領域、予定のコレクタコンタク
ト領域および予定の前記上下分離領域の上拡散層に対応
する前記１層の絶縁膜に不純物の導入孔を同時に形成す
る工程と、前記予定のベース領域および前記予定のコレクタコンタ
クト領域上の前記導入孔にイオン注入用のマスクを覆い
前記上拡散層の導入孔を介して不純物をイオン注入し、
前記上下分離領域の上拡散層を形成する工程と、前記マスクを除去した後、前記予定のコレクタコンタク
ト領域の導入孔にイオン注入用のマスクを設け、前記ベ
ースの導入孔を介して不純物をイオン注入し、前記ベー
ス領域を形成する工程と、前記マスクを除去した後、前記上下分離領域の上拡散層
および前記ベース領域の導入孔にイオン注入用のマスク
を設け、前記予定のコレクタコンタクト領域の導入孔を
介して前記コレクタコンタクトを形成する工程とを備え
ることを特徴とした半導体集積回路の製造方法。
【請求項２】前記ベース領域を形成する工程において、前記イオン注入用のマスクを除去した後、前記予定のベ
ース領域および前記上下分離領域の上拡散層の前記導入
孔を介して不純物を同時にイオン注入することにより、
前記ベース領域を形成すると同時に前記上拡散層に再度
不純物を導入することを特徴とした請求項１記載の半導
体集積回路の製造方法。
【請求項３】前記ベース領域を形成する工程において、前記イオン注入用のマスクを除去した後、前記予定のコ
レクタコンタクト領域および前記上下分離領域の上拡散
層上の前記導入孔にイオン注入用のマスクを覆い、前記
予定のベース領域の導入孔を介して不純物をイオン注入
し前記ベース領域を形成する請求項１記載の半導体集積
回路の製造方法。