JPH06101545B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06101545B2 JPH06101545B2 JP61170519A JP17051986A JPH06101545B2 JP H06101545 B2 JPH06101545 B2 JP H06101545B2 JP 61170519 A JP61170519 A JP 61170519A JP 17051986 A JP17051986 A JP 17051986A JP H06101545 B2 JPH06101545 B2 JP H06101545B2
- Authority
- JP
- Japan
- Prior art keywords
- line drive
- drive circuit
- select line
- word select
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000003491 array Methods 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 101150049891 MCA1 gene Proteins 0.000 description 7
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 7
- 101150009920 MCA2 gene Proteins 0.000 description 6
- 102100026329 Ciliogenesis and planar polarity effector 2 Human genes 0.000 description 3
- 101000855378 Homo sapiens Ciliogenesis and planar polarity effector 2 Proteins 0.000 description 3
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にファーストイン・ファ
ーストアウト型メモリに関するものである。
ーストアウト型メモリに関するものである。
従来のリード用ワード選択線駆動回路及びライト用ワー
ド選択線駆動回路の配置について第２図に示す。この第
２図において半導体装置全体はマトリクス状に配置され
た２つのメモリセルアレイMCA1及びMCA2を有する場合を
示している。メモリセルアレイMCA1の両側にはリード用
ワード選択線駆動回路RS1及びライト用ワード選択線駆
動回路WS1が配置され、同様にメモリセルアレイMCA2の
両側にもリード用ワード選択線駆動回路RS2及びライト
用ワード選択線駆動回路WS2が配置されている。
ド選択線駆動回路の配置について第２図に示す。この第
２図において半導体装置全体はマトリクス状に配置され
た２つのメモリセルアレイMCA1及びMCA2を有する場合を
示している。メモリセルアレイMCA1の両側にはリード用
ワード選択線駆動回路RS1及びライト用ワード選択線駆
動回路WS1が配置され、同様にメモリセルアレイMCA2の
両側にもリード用ワード選択線駆動回路RS2及びライト
用ワード選択線駆動回路WS2が配置されている。
尚、リード用ワード選択線駆動回路RS1,RS2及びライト
用ワード選択線駆動回路WS1,WS2はそれぞれドライバ部D
R及びシフトレジスタ部SRを有する。更に第２図におい
て下側にはリード用ワード選択線駆動用クロック発生回
路RCKが配置され、リード用コントロール信号（クロッ
ク）RSG1及びRSG2はそれぞれリード用ワード選択線駆動
回路RS1及びRS2に接続されている。又、上側には、ライ
ト用ワード選択線駆動用クロック発生回路WCKが配置さ
れ、ライト用コントロール信号（クロック）WSG1及びWS
G2はそれぞれライト用ワード選択線駆動回路WS1及びWS2
に接続されている。
用ワード選択線駆動回路WS1,WS2はそれぞれドライバ部D
R及びシフトレジスタ部SRを有する。更に第２図におい
て下側にはリード用ワード選択線駆動用クロック発生回
路RCKが配置され、リード用コントロール信号（クロッ
ク）RSG1及びRSG2はそれぞれリード用ワード選択線駆動
回路RS1及びRS2に接続されている。又、上側には、ライ
ト用ワード選択線駆動用クロック発生回路WCKが配置さ
れ、ライト用コントロール信号（クロック）WSG1及びWS
G2はそれぞれライト用ワード選択線駆動回路WS1及びWS2
に接続されている。
上述のように各メモリセルアレイMCA1及びMCA2それぞれ
の両側にリード用ワード選択線駆動回路及びライト用ワ
ード選択線駆動回路が配置されると、チップサイズが拡
大してしまい、更にリード用コントロール信号及びライ
ト用コントロール信号が多くなるので回路が複雑になっ
てしまうなどの不都合があった。
の両側にリード用ワード選択線駆動回路及びライト用ワ
ード選択線駆動回路が配置されると、チップサイズが拡
大してしまい、更にリード用コントロール信号及びライ
ト用コントロール信号が多くなるので回路が複雑になっ
てしまうなどの不都合があった。
本発明の半導体装置は、マトリックス状に配置されたリ
ード用およびライト用のワード選択線とビット線とを有
する第１および第２のメモリセルアレイを有し、書き込
みおよび読み出しを非同期に行える機能を持つファース
トイン・ファーストアウト型メモリにおいて、前記第１
および第２のメモリセルアレイの両方に対するリード用
ワード選択線駆動回路と、前記第１および第２のメモリ
セルアレイの両方に対するライト用ワード選択線駆動回
路とを前記第１および第２のメモリセルアレイの間に配
置したことを特徴とする。
ード用およびライト用のワード選択線とビット線とを有
する第１および第２のメモリセルアレイを有し、書き込
みおよび読み出しを非同期に行える機能を持つファース
トイン・ファーストアウト型メモリにおいて、前記第１
および第２のメモリセルアレイの両方に対するリード用
ワード選択線駆動回路と、前記第１および第２のメモリ
セルアレイの両方に対するライト用ワード選択線駆動回
路とを前記第１および第２のメモリセルアレイの間に配
置したことを特徴とする。
以下本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置である。第
１図において、第２図と同様、半導体装置全体はマトリ
クス状に配置された２つのメモリセルアレイMCA1,及びM
CA2を有する場合を示している。
１図において、第２図と同様、半導体装置全体はマトリ
クス状に配置された２つのメモリセルアレイMCA1,及びM
CA2を有する場合を示している。
メモリセルアレイMCA1及びMCA2の中央部にはリード用ワ
ード選択線駆動回路RS1及びライト用ワード選択線駆動
回路WS1が配置されている。尚リード用ワード選択線駆
動回路RS1及びライト用ワード選択線駆動回路WS1はそれ
ぞれドライバ部DR及びシルトレジスタ部SRを有する。更
に第１図において第２図と同様下側にはリード用ワード
選択線駆動用クロック発生回路RCKが配置されリード用
コントロール信号（クロック）RSG1は、リード用ワード
選択線駆動回路RS1に接続されている。又上側にはライ
ト用ワード選択線駆動用クロック発生回路WCKが配置さ
れライト用コントロール信号（クロック）WSG1は、ライ
ト用ワード選択線駆動回路WS1に接続されている。
ード選択線駆動回路RS1及びライト用ワード選択線駆動
回路WS1が配置されている。尚リード用ワード選択線駆
動回路RS1及びライト用ワード選択線駆動回路WS1はそれ
ぞれドライバ部DR及びシルトレジスタ部SRを有する。更
に第１図において第２図と同様下側にはリード用ワード
選択線駆動用クロック発生回路RCKが配置されリード用
コントロール信号（クロック）RSG1は、リード用ワード
選択線駆動回路RS1に接続されている。又上側にはライ
ト用ワード選択線駆動用クロック発生回路WCKが配置さ
れライト用コントロール信号（クロック）WSG1は、ライ
ト用ワード選択線駆動回路WS1に接続されている。
以上説明したように、本発明によれば、シフトレジスタ
部SRをメモリセルMCA1及びMCA2で共用することができる
のでリード用ワード選択線駆動回路RS2及びライト用ワ
ード選択線駆動回路WS2が必要なくなる為、その分チッ
プサイズの縮少が可能になる。更にリード用ワード選択
線駆動回路RS2及びライト用ワード選択線駆動回路WS2へ
接続するリード用コントロール信号RSG2及びライト用コ
ントロール信号WSG2も必要なくなる為、回路も簡単にす
ることができる効果がある。
部SRをメモリセルMCA1及びMCA2で共用することができる
のでリード用ワード選択線駆動回路RS2及びライト用ワ
ード選択線駆動回路WS2が必要なくなる為、その分チッ
プサイズの縮少が可能になる。更にリード用ワード選択
線駆動回路RS2及びライト用ワード選択線駆動回路WS2へ
接続するリード用コントロール信号RSG2及びライト用コ
ントロール信号WSG2も必要なくなる為、回路も簡単にす
ることができる効果がある。
第１図は本発明の一実施例による半導体装置、第２図に
従来の半導体装置を示す。 MCA1,MCA2……メモリセルアレイ、RS1,RS2……リード用
ワード選択線駆動回路、WS1,WS2……ライト用ワード選
択線駆動回路、RSG1,RSG2……リード用コントロール信
号、WSG1,WSG2……ライト用コントロール信号、RCK……
リード用ワード選択線駆動用クロック発生回路、WCK…
…ライト用ワード選択線駆動用クロック発生回路。
従来の半導体装置を示す。 MCA1,MCA2……メモリセルアレイ、RS1,RS2……リード用
ワード選択線駆動回路、WS1,WS2……ライト用ワード選
択線駆動回路、RSG1,RSG2……リード用コントロール信
号、WSG1,WSG2……ライト用コントロール信号、RCK……
リード用ワード選択線駆動用クロック発生回路、WCK…
…ライト用ワード選択線駆動用クロック発生回路。
Claims (1)
- 【請求項１】マトリックス状に配置されたリード用およ
びライト用のワード選択線とビット線とを有する第１お
よび第２のメモリセルアレイを有し、書き込みおよび読
み出しを非同期に行える機能を持つファーストイン・フ
ァーストアウト型メモリとしての半導体装置において、
前記第１および第２のメモリセルアレイの両方に対する
リード用ワード選択線駆動回路と、前記第１および第２
のメモリセルアレイの両方に対するライト用ワード選択
線駆動回路とを前記第１および第２のメモリセルアレイ
の間に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170519A JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170519A JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327055A JPS6327055A (ja) | 1988-02-04 |
| JPH06101545B2 true JPH06101545B2 (ja) | 1994-12-12 |
Family
ID=15906444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170519A Expired - Lifetime JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101545B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
-
1986
- 1986-07-18 JP JP61170519A patent/JPH06101545B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327055A (ja) | 1988-02-04 |
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