JPS6327055A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6327055A JPS6327055A JP61170519A JP17051986A JPS6327055A JP S6327055 A JPS6327055 A JP S6327055A JP 61170519 A JP61170519 A JP 61170519A JP 17051986 A JP17051986 A JP 17051986A JP S6327055 A JPS6327055 A JP S6327055A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 230000006870 function Effects 0.000 claims 1
- 101150049891 MCA1 gene Proteins 0.000 abstract description 9
- 101150009920 MCA2 gene Proteins 0.000 abstract description 9
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 abstract description 9
- 238000003491 array Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 2
- 229930091051 Arenine Natural products 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明に半導体装置に関し、特ｖｃＦＩＦＯ型メモリに
関するものである。
関するものである。
従来のリード用ワード選択線駆動回路及びライト用ワー
ド選択線駆動回路の配置について第２図に示す、この第
２図において半導体装置全体はマトリクス状に配置さｎ
た２つのメモリセルアレイＭＣＡ１及びＭＣＡ２’に肩
する場合を示している。
ド選択線駆動回路の配置について第２図に示す、この第
２図において半導体装置全体はマトリクス状に配置さｎ
た２つのメモリセルアレイＭＣＡ１及びＭＣＡ２’に肩
する場合を示している。
メモリセルアレイＭＣＡ１の両側ｌＣｆ１リ一ド用ワー
ド選択線駆動回路Ｒ８Ｉ及びライト用ワード選−択線駆
動回路Ｗ８１が配置され、同様にメモリセルアレイＭＣ
Ａ２０両側にもリード用ワード選択線駆動回路Ｒ８２及
びライト用ワード選択線駆動回路ＷＳ２が配置さｎてい
る。
ド選択線駆動回路Ｒ８Ｉ及びライト用ワード選−択線駆
動回路Ｗ８１が配置され、同様にメモリセルアレイＭＣ
Ａ２０両側にもリード用ワード選択線駆動回路Ｒ８２及
びライト用ワード選択線駆動回路ＷＳ２が配置さｎてい
る。
尚、リード用ワード選択線駆動回路Ｒ８１，Ｒ８２゜及
びライト用ワード選択紡駆動回路Ｗ８１．ＷＢ２にそ几
ぞれドライバＷＤＲ及びシフトレジスタ部８Ｒｔ−有す
る。更に第２図において下り（１にはリード用ワード選
択組駆動用クロック発生回路ＲＣＫが配置され、リード
用コントロール信号（クロック）Ｒ８ＧＩ及びＲ８Ｇ２
ｈそ几ぞれリード用ワード選択線駆動回路Ｒ８Ｉ及び几
Ｓ２に接続されている。又、上側に框、ライト用ワード
選択薔駆動用クロック発生回路ＷＣＫが配置さｎ、ライ
ト用コントロール信号（クロック）ＷＳＧＩ及びＷＳ０
２にそれぞれライト用ワード選択線駆動回路Ｗ８１及び
ＷＳ２Ｖｃ接続されている。
びライト用ワード選択紡駆動回路Ｗ８１．ＷＢ２にそ几
ぞれドライバＷＤＲ及びシフトレジスタ部８Ｒｔ−有す
る。更に第２図において下り（１にはリード用ワード選
択組駆動用クロック発生回路ＲＣＫが配置され、リード
用コントロール信号（クロック）Ｒ８ＧＩ及びＲ８Ｇ２
ｈそ几ぞれリード用ワード選択線駆動回路Ｒ８Ｉ及び几
Ｓ２に接続されている。又、上側に框、ライト用ワード
選択薔駆動用クロック発生回路ＷＣＫが配置さｎ、ライ
ト用コントロール信号（クロック）ＷＳＧＩ及びＷＳ０
２にそれぞれライト用ワード選択線駆動回路Ｗ８１及び
ＷＳ２Ｖｃ接続されている。
し発明が解決しょうとする問題点〕
上述の工うに各メモリセルアレイＭＣＡ１及びＭＣＡ２
それぞｎの両側にリード用ワード選択線駆動回路及びラ
イト用ワード選択線駆動回路が配置されると、チップサ
イズが拡大してしまい、更にリード用コントロール信号
及びライト用コントロール信号が多くなるので回路が複
雑になってしまうなどの不都合があっ九。
それぞｎの両側にリード用ワード選択線駆動回路及びラ
イト用ワード選択線駆動回路が配置されると、チップサ
イズが拡大してしまい、更にリード用コントロール信号
及びライト用コントロール信号が多くなるので回路が複
雑になってしまうなどの不都合があっ九。
〔問題点を解決するための手段ゴ
本発明はかかる点に鑑みてなさ九たもので、リード用ワ
ード選択線駆動回路及びライト用ワード選択線駆動回路
をメモリセルアレイＭＣＡｌ及びＭＣＡ２の中央部に配
置することによりチップサイズの縮小？可能にしコント
ロール信号（クロック）を少なくして回路を簡単にする
半導体装置を提供すること上目的としている。
ード選択線駆動回路及びライト用ワード選択線駆動回路
をメモリセルアレイＭＣＡｌ及びＭＣＡ２の中央部に配
置することによりチップサイズの縮小？可能にしコント
ロール信号（クロック）を少なくして回路を簡単にする
半導体装置を提供すること上目的としている。
以下本発明の実施例を図について説明する。
第１図に本発明の一実施ｆ１１ ｉｃよる半導体装置で
ある。第１図において、第２図と同様、半導体装置全体
にマトリクス状に配置さｎ、７ｔ２つのメモリセルアレ
イＭＣＡｌ、及びＭＣＡ２２ｇする場合を示している。
ある。第１図において、第２図と同様、半導体装置全体
にマトリクス状に配置さｎ、７ｔ２つのメモリセルアレ
イＭＣＡｌ、及びＭＣＡ２２ｇする場合を示している。
メモリセルアレイＭＣ人１及びＭ ＣＡ ２の中央部に
はリード用ワード選択線駆動回路Ｒ８Ｉ及びライト用ワ
ード選択線駆動回路ＷＳＩが配置されている。肖り−ド
用ワード選択線駆動回路Ｒ８１及びライト用ワード選択
線駆動回路ｗｓｉｈそれぞれドライバ部ＤＲ及びシフト
レジスタ部８Ｒ１＜有する。更に第１図において第２図
と同様下側にはリード用ワード選択線駆動用クロック発
生回路ＲＣＫが配置されリード用コントロール信号（ク
ロック）几ＳＧＩに、リード用ワード選択線駆動回路Ｒ
８Ｉに接続されている。父上側にはライト用ワード選択
線駆動用クロック発生回路ＷＣＫが配置さ几ライト用コ
ントロール信号（クロック）ＷＳＧｌは、ライト用ワー
ド選択線駆動回路Ｗ８１に接続さ几ている。
はリード用ワード選択線駆動回路Ｒ８Ｉ及びライト用ワ
ード選択線駆動回路ＷＳＩが配置されている。肖り−ド
用ワード選択線駆動回路Ｒ８１及びライト用ワード選択
線駆動回路ｗｓｉｈそれぞれドライバ部ＤＲ及びシフト
レジスタ部８Ｒ１＜有する。更に第１図において第２図
と同様下側にはリード用ワード選択線駆動用クロック発
生回路ＲＣＫが配置されリード用コントロール信号（ク
ロック）几ＳＧＩに、リード用ワード選択線駆動回路Ｒ
８Ｉに接続されている。父上側にはライト用ワード選択
線駆動用クロック発生回路ＷＣＫが配置さ几ライト用コ
ントロール信号（クロック）ＷＳＧｌは、ライト用ワー
ド選択線駆動回路Ｗ８１に接続さ几ている。
以上説明したように、本発明に工れば、シフトレジスタ
部５Ｒ−ｉメモリセルＭＣＡｌ及びＭＣＡ２で共用する
ことができるのでリード用ワード選択線駆動回路Ｒ８２
及びライト用ワード選択線駆動回路ＷＳ２が必要なくな
る為、その分チップサイズの縮少が可能になる。更にリ
ード用ワード選択線駆動回路Ｒ８２及びライト用ワード
選択線駆動回路Ｗ８２へ接続するリード用コントロール
信号Ｒ８，０２及びライト用コントロール信号Ｗ８Ｇ２
も必要なくなる為、回路も簡単にすることができる効果
がある。
部５Ｒ−ｉメモリセルＭＣＡｌ及びＭＣＡ２で共用する
ことができるのでリード用ワード選択線駆動回路Ｒ８２
及びライト用ワード選択線駆動回路ＷＳ２が必要なくな
る為、その分チップサイズの縮少が可能になる。更にリ
ード用ワード選択線駆動回路Ｒ８２及びライト用ワード
選択線駆動回路Ｗ８２へ接続するリード用コントロール
信号Ｒ８，０２及びライト用コントロール信号Ｗ８Ｇ２
も必要なくなる為、回路も簡単にすることができる効果
がある。
第１図は本発明の一実施例による半導体装置、第２図に
従来の半導体装置を示す。 ＭＯＡｌ、、ＭＣＡ２・・・・・−メモリセルアレイ、
Ｒ８１゜凡Ｓ２・・・・−・リード用ワード選択線駆動
＠路、ＷＳ１゜ＷＳ２・・・・・・ライト用ワード選択
線、＠動画路、几８（）１゜Ｒ８Ｇ２・・・・・・リー
ド用コントロール信号、〜Ｖ８Ｇ１゜ＷＳｅ２・・・・
・・ライト用コントロール信号、ＲＣＫ・・・・・・リ
ード用ワード選択線駆動甲クロック発生回路、ＷＣＫ・
・−・−・ライト甲ワード選択扇駆動用クロック発生回
路。 一一一＼
従来の半導体装置を示す。 ＭＯＡｌ、、ＭＣＡ２・・・・・−メモリセルアレイ、
Ｒ８１゜凡Ｓ２・・・・−・リード用ワード選択線駆動
＠路、ＷＳ１゜ＷＳ２・・・・・・ライト用ワード選択
線、＠動画路、几８（）１゜Ｒ８Ｇ２・・・・・・リー
ド用コントロール信号、〜Ｖ８Ｇ１゜ＷＳｅ２・・・・
・・ライト用コントロール信号、ＲＣＫ・・・・・・リ
ード用ワード選択線駆動甲クロック発生回路、ＷＣＫ・
・−・−・ライト甲ワード選択扇駆動用クロック発生回
路。 一一一＼
Claims (1)
- マトリックス状に配置されたリード用とライト用のワ
ード選択線とビット線を有するメモリセルアレイをもち
、書き込み及び読み出しを非同期に行なえる機能をもつ
ファーストイン・ファーストアウト（以下ＦＩＦＯと称
す）型メモリにおいてリード用ワード選択線駆動回路及
びライト用ワード選択線駆動回路をメモリセルアレイの
中央部に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170519A JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170519A JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327055A true JPS6327055A (ja) | 1988-02-04 |
| JPH06101545B2 JPH06101545B2 (ja) | 1994-12-12 |
Family
ID=15906444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170519A Expired - Lifetime JPH06101545B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101545B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229787A (ja) * | 1975-12-29 | 1984-12-24 | モステク，コーポレーシヨン | Ｍｏｓｆｅｔ集積回路チツプ |
-
1986
- 1986-07-18 JP JP61170519A patent/JPH06101545B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229787A (ja) * | 1975-12-29 | 1984-12-24 | モステク，コーポレーシヨン | Ｍｏｓｆｅｔ集積回路チツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101545B2 (ja) | 1994-12-12 |
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