JPS61190648A - メモリ間のデ−タ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、ＣＰＵにより同一アドレス空間に属する第
１のメモリのデータをＭ２のメモリに転送する制御回路
に関するものである。

（ｂ）従来技術と問題点 一般に、ＣＰＵは一つのアドレス上の２つ以上のメモリ
セルを同時にアクセスすることはできないので、外部に
メモリマツピング回路、メモリバンク切換回路などの付
加回路を設けてなんらかのアドレス拡張を行う。これに
いくつかのメモリを接続し、付加回路の設定を変えるこ
とでメモ′！′切換える方法をとってきた。

しかし、このような異なるメモリ間のデータ転送では、
次の例で示すように煩雑な手顧が必要になり、同じメモ
リ内での転送に比べ、著しく転送速度が遅くなる欠点が
あった。

以下、第３図を参照して従来回路を説明する。

第３図の１はＣＰＵ１２は第１のメモリ、３は第２のメ
モリ、５はアドレス拡張回路である。

あるアドレスがメモリ２に属するかメモリ３に属するか
はアドレス拡張回路５上の制御ビットにより、どちらか
一方に決定される。

したがって、同じアドレスの内容をメモリ２とメそり３
の間でコピーする場合、まず一方を読み出し、この制御
ビットを変更させたうえで他方に書き込み、さらにもう
一度反転させて復旧する動作をデータの数だけ繰り返す
必要がある。

次に、第３図のフローチャートを第４図に示す。

第４図のステップ１１では、ＣＰＵＩがメモリ２を読み
取る。すなわち、前もってセットされていたメモリ選択
情報がアドレスとして各メモリに供給され、その結果メ
モリ２が選択されデータを出力する。

ステップ１２では、ＣＰＵ１によりアドレス拡張回路５
のアドレスをＣＰＵＩからメモリ３に書き直す。

ステップ１３では、ＣＰＵＩのデータをメモリ３に書き
込む。

ステップ１４では、アドレス拡張回路５のアドレスをメ
モリ３からメモリ２に戻す。

第３図、第４図のような従来回路では、アドレス拡張回
路５の変更分だけ余分に時間がかかるので、アドレス範
囲が広くなると、実用上の許容時間を越えてしまうとい
う問題がある。

（ｃ）発明の目的 この発明は、同一アドレス空間上の２種類以上のメモリ
間のデータ転送手段として拡張ビットをもつプログラム
メモリとデコーダを採用し、ＣＰＵによる読み出しまた
は書き込み時、この拡張ビットにより交互にメモリを選
択するようなプログラムを作り、上記メモリ間の転送を
高速に処理できるようにすることを目的とする。

（ｄ）問題点を解決するための手段 第３図のような従来技術で転送に時間がかかるのは、メ
モリの選択を拡張されたアドレスで行うためである。

この発明は、メモリ選択情報をプログラムにもたせるこ
とを特徴とする。

次に、この発明の原理構成図を第１図に示す。

第１図の６はプログラムメモリ、７はデコーダである。

メモリ選択情報はプログラムメモリ６の語長を拡張した
拡張ビット８２に格納される。そして、ＣＰＵＩがプロ
グラムメモリ６から命令６１を取り出すごとに、拡張ビ
ット６２をデコーダ７に供給する。

これにより、デコーダ７はメモリ２、メモリ３およびメ
モリ４の許可入力に各デコード出力を加え、任意のメモ
リを交互に切り換える。

（ｅ）発明の実施例 この発明による実施例の構成図を第２図に示す。

第２図は第１図の拡張ビット６２が１ビツトの場合を例
示したものである。

拡張ビット６２が１ビツトなので、第２図では第１図の
デコーダ７をインバータ８で実現している。

第２図では、インバータ８をメモリ２に接続しているが
、メモリ３の間にインバータ８を接続してもよい。

この場合、同じ動作をさせるためには拡張ビ。

トロ２にセットするデータを反転させておく。

次に、プログラムメモリ６の構成図を第５図に示す。　
　　゛ 第５図の６１は命令、６２は拡張ビットである。

命令６１はＣＰＵＩに直接接続され、どのメモリをアク
セスするかの情報は含まない。

拡張とブト８２は、例えばｒｌＪ、ｒＯＪのように構成
し、「０」でメモリ２を選択し、「１」でメモリ３を選
択するなどのようにする。

次に、第２図のフローチャートを第８図に示す。

第６図のステップ２１では、ＣＰＵ１の指令によりプロ
グラムメモリθの拡張ビット６２をセットする。ステッ
プ２２では、ＣＰＵＩは、あるアドレスのメモリからデ
ータを読みこむ命令６１を取り出し実行すると同時に、
拡張ビット６１の「０」をインバータ８に出力する。そ
の結果メモリ２が選択され、メモリ２のデータがＣＰＵ
Ｉに読みこまれる。

同様にしてステップ２３では、ステップ２２と同じアド
レスのメモリに書きこむ命令６１を実行すると同時に、
拡張ビット８２の「１」をインバータ８に出力する。そ
の結果メモリ３が選択され、ＣＰＵＩのデータがメモリ
３に書きこまれることになる。

ステップ２１からステップ２４を繰り返すことにより、
メモリ３の任意アドレス範囲の７−タをメモリ２に転送
することができる。

第４図と第６図を比べると明らかなように、第６図では
第４図のステップ１２、ステップ１４がないので、それ
だけ転送時間を高速にすることができる。

（ｆ）発明の効果 この発明によれば、メモリ切換情報をアドレス拡張回路
ではなく転送プログラムそのものに持たせているため、
メモリ間のデータ転送プロセス中にメモリ切換情報の更
新が不要となり、その分だけ高速処理をすることができ
る。

通常ステップ１２．１４にはステップ２２．２３の２倍
以上の実行時間が必要なので、全体の転送時間は１／３
以下にすることができる。

【図面の簡単な説明】

第１図はこの発明の原理構成図、 第２図はこの発明による実施例の構成図、第３図は従来
の構成図、 第４図は第２図のフローチャート、 第５図はプログラムメモリ６の構成図、第６図は第１図
のフロチャート。 １・・・・・・ＣＰＵ、２・・・・・・第１のメモリ、
３・・・・・・第２のメモリ、４・・・・・・第３のメ
モリ、５・・・・・・アドレス拡張回路、８・・・・・
・プログラムメモリ、７・・・・・・デコーダ、８・・
・・・・インバータ。 代理人　弁理士　小　俣　欽　司 第　　　１　　　図 第　　　２　　図 インバータ 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １　ＣＰＵにより同一アドレス空間に属する第１のメモ
   リのデータを第２のメモリに転送する制御回路において
   、 拡張ビットを有するプログラムメモリと、 前記拡張ビット出力をデコードし、第１のメモリまたは
   第２のメモリのどれか１つを選択するデコーダとを備え
   、 メモリ読み出し時と、書き込み時で異なるメモリが許可
   となるようにあらかじめ拡張ビットをセットしたプログ
   ラムをＣＰＵが実行することによりデータの転送を行う
   ことを特徴とするメモリ間のデータ転送制御回路。