JPH06103152A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 汎用ＲＯＭやＲＡＭを単発的にあるいは連続
的にアクセスする処理動作を高速に行う。 【構成】 外部に設けられた汎用のＲＯＭ、ＲＡＭをア
クセスするとき、連続アクセスであれば、連続アクセス
用のアドレスデータが第１のラッチ回路２４に転送され
る。一方、単発アクセスであれば単発アクセス用のアド
レスデータが第２のラッチ回路２５に転送される。そし
て、第１のラッチ回路２４はインクリメント回路２１に
よってインクリメントされる。したがって、連続アクセ
ス用と単発アクセス用のインデックスレジスタがそれぞ
れ独立して設けられることとなり、アクセスがある度に
インデックスレジスタの内容を退避させることは行われ
ず、処理ステップが減って処理動作が高速化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部に設けられた汎用
のＲＯＭ、ＲＡＭを任意にアクセスできる汎用アドレス
装置を有する中央演算処理装置に関する。

【０００２】

【従来の技術】従来から中央演算処理装置（以下、ＣＰ
Ｕという）においては、外付けされている汎用のＲＯＭ
やＲＡＭを任意にアクセスする機能を有している。この
汎用ＲＯＭ、ＲＡＭに対するアクセスは、まず割込み命
令により行われ、この命令が発生すると、ＣＰＵは内部
のＲＡＭ若しくはレジスタからアドレスデータをインデ
ックスレジスタに転送し、このインデックスレジスタの
内容に基づいて汎用ＲＯＭ、ＲＡＭからのアクセスが行
われる。

【０００３】また、汎用ＲＯＭ、ＲＡＭから連続してデ
ータをアクセスするような場合には、インデックスレジ
スタの内容を順次［＋１］、すなわちインクリメントし
てアクセスすることが行われる。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な汎用ＲＯＭ、ＲＡＭのアクセスは、一般的には連続的
に行う場合が多いが、まれには汎用ＲＯＭ、ＲＡＭから
データを単発的にアクセスする場合もある。そうなる
と、汎用ＲＯＭ、ＲＡＭから連続的にアクセスしている
途中で、汎用ＲＯＭ、ＲＡＭにおける別の領域から単発
的にデータをアクセスする場合が生じ、このような場合
にアクセスの高速処理ができないという問題点があっ
た。

【０００５】すなわち、汎用ＲＯＭ、ＲＡＭから連続的
にアクセスしている途中で、汎用ＲＯＭ、ＲＡＭにおけ
る別の領域から単発的にデータをアクセスする場合は、
連続的なアクセスに用いられていたインデックスレジス
タの内容を一旦別のレジスタやＲＡＭに退避させ、単発
アクセス用のアドレスデータをインデックスレジスタに
転送し、このアクセスを終了すると、再び退避させてい
たアドレスをインデックスレジスタに転送するという処
理を行わなければならない。

【０００６】しかしながら、上記のような単発的なデー
タのアクセスでは、その処理を行う命令のステップ数が
多くなり、高速動作が困難であるという問題点があっ
た。特に、連続的なアクセス動作にあってもインデック
スレジスタをそのつどインクリメントさせる処理を行わ
なければならないため、その処理動作は通常でも遅くな
りがちである。

【０００７】そのうえ、さらに途中で単発的なアクセス
動作をさせるためにインデックスレジスタの内容を退避
させるような処理を行っていたのでは、ますます遅くな
ってしまう。

【０００８】そこで本発明は、汎用ＲＯＭやＲＡＭを単
発的にあるいは連続的にアクセスする処理動作を高速に
行える中央演算処理装置を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】本発明による中央演算処
理装置は、複数の命令からなる所定のプログラムを記憶
するプログラム記憶手段と、このプログラム記憶手段を
アドレッシングして記憶された命令を順次読み出すため
のアドレスデータを発生するアドレッシング手段と、前
記プログラム記憶手段から出力される命令を解読する命
令解読手段と、この命令解読手段に従って所定の演算処
理を実行する演算処理手段と、を有する中央演算処理装
置において、前記アドレッシング手段が、発生したアド
レスデータを一定のタイミングでラッチするラッチ手段
と、入力するアドレスデータをインクリメントして出力
するインクリメント手段と、記憶された内容を外部に転
送可能な第１および第２のインデックス手段と、上記命
令解読手段の解読内容に基づいて上記第１のインデック
ス手段およびラッチ手段の出力のいずれか一方を上記イ
ンクリメント手段に供給するとともに、上記インクリメ
ント手段からの出力を上記第１のインデックス手段およ
びラッチ手段のいずれか一方に供給させる選択ゲート手
段と、上記命令解読手段の解読内容に基づいて上記第２
のインデックス手段に所定のアドレスデータを供給する
ゲート手段と、を有することを特徴とする。

【００１０】

【作用】本発明では、外部に設けられた汎用の記憶手段
をアクセスするとき、連続アクセスであれば、連続アク
セス用のアドレスデータが第１のインデックス手段に転
送される。一方、単発アクセスであれば単発アクセス用
のアドレスデータが第２のインデックス手段に転送され
る。そして、第１のインデックス手段はインクリメント
手段によってインクリメントされる。

【００１１】したがって、連続アクセス用と単発アクセ
ス用のインデックス手段がそれぞれ独立して設けらるこ
ととなり、アクセスがある度にインデックス手段の内容
を退避させる必要がなく、処理ステップが減って処理動
作が高速化する。また、連続アクセスのためのインデッ
クス手段の内容のインクリメントがアドレッシング手段
内のインクリメント手段を用いるため、インクリメント
させるための処理ステップが必要なくなり、この面から
も動作が速くなる。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は本発明に係る中央演算処理装置
（ＣＰＵ）の概略構成を示すブロック図である。この図
に示すＣＰＵ１は大きく分けてプログラムＲＯＭ２、イ
ンストラクションデコーダ３、タイミング信号発生回路
４、アドレス制御回路５、演算用ＲＡＭ６、ＡＬＵ７、
プログラムカウンタ８、スタック（ＳＴＡＣＫ）回路
９、スタックＲＡＭ１０およびインタラプタ回路１１を
含んでいる。そして、各回路間はデータバス１２によっ
て相互に接続されている。なお、データバス１２におけ
る添字はデータのビット数である。

【００１３】プログラムＲＯＭ（プログラム記憶手段）
２はＣＰＵ１の処理動作に必要な命令、場合によっては
データを記憶しており、アドレス端子ＲＡに入力される
アドレスデータに従って内部に格納された命令を順次呼
び出し、呼び出した命令を２つに分けて出力端子群ＯＰ
１、ＯＰ２から外部に出力する。

【００１４】出力される命令のうち、出力端子群ＯＰ１
から出力される命令はいわゆるオペコードであり、命令
の種類を特定するものである。オペコードは機械語の命
令の一部で、ＣＰＵ１内における基本的な操作機能を表
す符号（コード）である。

【００１５】出力端子群ＯＰ２から出力される命令はい
わゆるオペランドであり、演算用ＲＡＭ６のメモリを特
定するための数値化されたデータである。そして、これ
らのオペコードおよびオペランドによって命令が構成さ
れている。

【００１６】ここで、オペランドはＣＰＵ１内における
命令によって行われる操作の対象となるデータであり、
具体的には、アセンブリ言語を使用するときに必要で簡
単な規則と文法のうちの１つである。すなわち、アセン
ブリ言語で記述されるステートメント（文）は［ラベ
ル］、［命令コード］、［オペランド］、［コメント］
の４つから構成されるが、オペランドは命令コードで指
定されたメモリ番地、レジスタ名や数値を書くようにな
っている。本実施例では、演算用ＲＡＭ６のメモリ番地
を特定するデータとなる。

【００１７】インストラクションデコーダ（命令解読手
段）３はオペコードを受けて、どのような命令であるか
を解釈して必要な制御信号を生成し、他の回路に出力す
る。命令は、この制御信号をもとにして実行される。

【００１８】タイミング信号発生回路４は、基本クロッ
クΦ１、Φ２（図示略）と、インストラクションデコー
ダ３からの制御信号を受けて種々のタイミング信号ＣＫ
１、ＣＫ２、ＣＫＡＤ、ＣＫＰＣ、ＧＩＤ、ＣＫＩ１、
ＣＫＩ２、ＧＩＨＬ２、ＧＣＮＴ、ＧＰＣを生成して出
力する。これらのタイミング信号は他の回路の動作のタ
イミングを制御するために用いられる。

【００１９】アドレス制御回路５は、命令のオペランド
又はデータバス１２を介して入力されるデータに基づい
て演算用ＲＡＭ６に記憶されているデータのアドレスを
指定する。演算用ＲＡＭ（演算データ記憶手段）６は、
このアドレス制御回路５からのアドレスデータに基づい
て記憶されているデータを読み出したり、あるいは書き
込んだりする。

【００２０】ＡＬＵ（演算処理手段）７は、演算用ＲＡ
Ｍ６からのデータあるいはデータバス１２を介して入力
されるデータを演算してその演算結果を演算用ＲＡＭ６
に出力する。プログラムカウンタ（アドレッシング手
段）８は、プログラムＲＯＭ２に記憶されているプログ
ラム（命令）を読み出すとともに、特に本実施例ではＣ
ＰＵ１の外部に接続されている外部メモリ１３のデータ
をアクセスするためのアドレスを作成する回路にもな
る。

【００２１】外部メモリ１３は、例えば汎用のＲＯＭ又
はＲＡＭによって構成され、プログラムカウンタ８から
の外部アドレスに基づいてアクセスされ、データを書き
込んだり、あるいはデータを読み出してデータバス１２
に供給する。スタック回路９は、例えばプログラムＲＯ
Ｍ２からの命令がサブルーチンやジャンプ命令であった
場合に、ジャンプする前のアドレスを一時的にスタック
ＲＡＭ１０に退避させるための回路である。

【００２２】スタックＲＡＭ１０は、スタック回路９か
らの信号に基づいてデータバス１２を介して入力される
プログラムカウンタ８からのデータを記載する。インタ
ラプタ回路１１は、割込み信号が入力された場合に、割
込み動作を行わせるものである。

【００２３】ＣＰＵ１の概略構成を述べたので、次にプ
ログラムカウンタ８の内部構成について説明する。図２
はプログラムカウンタ８の内部構成を示す図てある。こ
の図において、プログラムカウンタ８はインクリメント
回路２１、ラッチ回路２２〜２５、トランスミッション
ゲート２６〜３１およびインバータ３２、３３を含んで
構成される。

【００２４】プログラムカウンタ８には各種の制御信号
が入力されており、そのうちクロックＣＫ１、ＣＫ２、
ＣＫＡＤ、ＣＫＰＣと、制御信号ＧＰＣ、ＧＣＮＴ、Ｇ
ＩＤ、ＧＩＨＬはタイミング信号発生回路４から入力さ
れるものである。

【００２５】ここで、これらの信号の概略を制御する
と、以下のようになる。 ＣＫ１、ＣＫ２：基本クロックＣＫ１、ＣＫ２は互いに
位相が半周期だけずれているもので、ＣＫ２の１周期が
１サイクルとなる。

【００２６】ＣＫＡＤ：ＣＫ２と同位相で３発目毎に、
Ｔ１サイクル終了後に発生する。なお、命令は３サイク
ルで構成され、Ｔ１〜Ｔ２〜Ｔ３のサイクルを繰り返
す。これにより、ラッチ回路２２にアドレスがラッチさ
れ、プログラムＲＯＭ２にアドレスＲＡＤとして供給さ
れる。

【００２７】ＣＫＰＣ：Ｔ２サイクル終了毎に発生し、
ラッチ回路２２のアドレスをラッチ回路２３にラッチし
てインクリメントさせる。 ＣＫＩ１：基本クロックＣＫ１と同相で、データバス１
２からのデータを連続アクセス用のラッチ回路２４にラ
ッチさせるために用いられる。

【００２８】ＣＫＩ２：基本クロックＣＫ１と同相で、
データバス１２からのデータを単発アクセス用のラッチ
回路２５にラッチさせるために用いられる。 ＧＰＣ：通常は“Ｈ”で、外部メモリ１２のアクセス時
には“Ｌ”となり、ラッチ回路２３とインクリメント回
路２１とを切り離す。

【００２９】ＧＣＮＴ：ＧＰＣの反転信号で、通常は
“Ｌ”で、アクセス時に“Ｈ”になると、インクリメン
ト回路２１とラッチ回路２４とを接続させる。 ＧＩＤ：通常は“Ｌ”で、連続アクセスのときに“Ｈ”
となって、ラッチ回路２４とインクリメント回路２１を
導通させる。 ＧＩＨＬ２：通常および連続アクセス時に“Ｌ”、単発
アクセス時に“Ｈ”となる。

【００３０】インクリメント回路（インクリメント手
段）２１はデータバス１２を介して入力されるデータあ
るいはラッチ回路（ラッチ手段）２３にラッチされてい
るデータをインクリメントし、ラッチ回路（ラッチ手
段）２２はインクリメント回路２１の出力をラッチす
る。ラッチ回路２２の出力はアドレス（１６ビットのデ
ータＲＡＤ１５〜０）としてプログラムＲＯＭ２に供給
される。

【００３１】ラッチ回路２５（単発アクセス用の第２の
インデックス手段に相当）は、トランスミッションゲー
ト３１を介して入力されるデータバス１２からのデータ
をラッチし、トランスミッションゲート２９を介して外
部メモリ１３に汎用アドレス（１６ビットのデータＡＤ
０〜１５）として供給したり、トランスミッションゲー
ト２９、２７を順次介してインクリメント回路２１に供
給したりする。

【００３２】ラッチ回路２４（連続アクセス用の第１の
インデックス手段に相当）は、トランスミッションゲー
ト３０を介して入力されるインクリメント回路２１から
のデータをラッチし、トランスミッションゲート２８を
介して外部メモリ１３に汎用アドレスとして供給した
り、トランスミッションゲート２８、２７を順次介して
インクリメント回路２１に供給したりする。

【００３３】トランスミッションゲート２６〜３１（選
択ゲート手段およびゲート手段に相当）は供給される信
号のレベルに対応してオン／オフし、信号の通過を許容
／遮断するものである。具体的には、トランスミッショ
ンゲート２６はゲートに供給される信号ＧＰＣが“Ｌ”
のときオフしてインクリメント回路２１とラッチ回路２
３との接続を遮断し、信号ＧＰＣが“Ｈ”のときオンし
て両者を接続させる。

【００３４】同様に、トランスミッションゲート２７は
供給される信号ＧＣＮＴが“Ｌ”のときオフしてインク
リメント回路２１と他の回路（例えば、外部メモリ１
３）との接続を遮断し、信号ＧＣＮＴが“Ｈ”のときオ
ンして両者を接続させる。トランスミッションゲート２
８はインバータ３２を介して供給される信号ＧＩＨＬ２
の反転信号が“Ｌ”のときオフしてラッチ回路２４と他
の回路（例えば、外部メモリ１３）との接続を遮断し、
同反転信号が“Ｈ”のときオンして両者を接続させる。

【００３５】トランスミッションゲート２９は供給され
る信号ＧＩＨＬ２が“Ｌ”のときオフしてラッチ回路２
５と他の回路（例えば、外部メモリ１３）との接続を遮
断し、信号ＧＩＨＬ２が“Ｈ”のときオンして両者を接
続させる。トランスミッションゲート３０はゲートに供
給される信号ＧＩＤが“Ｌ”のときオフしてインクリメ
ント回路２１と他の回路（例えば、ラッチ回路２４）と
の接続を遮断し、信号ＧＩＤが“Ｈ”のときオンして両
者を接続させる。

【００３６】トランスミッションゲート３１はインバー
タ３３を介して供給される信号ＧＩＤの反転信号が
“Ｌ”のときオフしてデータバス１２と他の回路（例え
ば、ラッチ回路２５）との接続を遮断し、同反転信号が
“Ｈ”のときオンして両者を接続させる。

【００３７】次に、このＣＰＵ１の動作について説明す
る。最初に一般な動作から説明すると、ＣＰＵ１は図３
に動作（ただし、これは単発アクセスの場合）のタイミ
ングチャートを示すように、基本クロックＣＫ２の３サ
イクルで１命令を実行する（例外的に６サイクルで１命
令というものもある）。一方、この基本クロックＣＫ２
に対して基本クロックＣＫ１は半周期だけ位相がずれて
いる。

【００３８】まず、プログラムカウンタ８により所定の
アドレスが指定されると、このアドレスに基づいてプロ
グラムＲＯＭ２から命令が読み出されて出力される。具
体的には、読み出された命令のうちオペコードがインス
トラクションデコーダ３に出力され、オペランドがアド
レス制御回路５に出力される。

【００３９】プログラムＲＯＭ２から出力された命令に
含まれるオペコードはインストラクションデコーダ３に
よって解読され、この解読結果に基づいて必要な制御信
号が生成されて他の回路に出力される。このとき、イン
ストラクションデコーダ３からの制御信号に基づいてタ
イミング信号発生回路４により所望のタイミング信号Ｃ
Ｋ１、ＣＫ２、ＣＫＡＤ、ＣＫＰＣ、ＧＩＤ、ＣＫＩ
１、ＣＫＩ２、ＧＩＨＬ２、ＧＣＮＴ、ＧＰＣをが生成
されて出力される。

【００４０】いま、プログラムＲＯＭ２から出力された
命令が演算用ＲＡＭ６に記憶されている２つのデータを
加算する命令であるとすると、オペランドにはその２つ
のデータのアドレスを指定するデータおよび加算結果を
ストアするアドレスを示すデータが現れる。そして、ア
ドレス制御回路５はこのデータに基づいて演算用ＲＡＭ
６から２つのデータを読み出すためのデータをタイミン
グ信号発生回路４からのタイミングに基づいて順次発生
する。この結果、演算用ＲＡＭ６からは２つのデータが
順次読み出され、ＡＬＵ７に出力される。

【００４１】次いで、ＡＬＵ７ではこの２つのデータが
加算されて所定のタイミングで演算用ＲＡＭ６に出力さ
れる。このとき、アドレス制御回路５から演算用ＲＡＭ
６には、この加算結果をメモリするアドレスデータが出
力されており、このアドレスの示す領域に加算結果が記
憶される。

【００４２】このように、１つの命令は複数のタイミン
グ（すなわち、命令サイクル）で順次実行される。すな
わち、最初のサイクルＴ１では、オペランドからのデー
タにより演算用ＲＡＭ６からデータが読み出されてＡＬ
Ｕ７に供給される。次のサイクルＴ２では、ＡＬＵ７に
おいて２つのデータの加算が行われる。そして、サイク
ルＴ３でＡＬＵ７の演算結果が演算用ＲＡＭ６にストア
される。このような３つのサイクルによって１つの命令
が実行される。

【００４３】次に、汎用の外部メモリ１３に対するアク
セス動作について説明する。単発アクセスの場合 図３は単発アクセス動作のタイミングチャートであり、
特に本実施例の特徴部分であるプログラムカウンタ８に
おける動作に対応している。単発アクセスでは、この期
間中、信号ＧＩＤ、ＣＫＩ１、ＧＣＮＴが“Ｌ”になる
とともに、信号ＧＰＣが“Ｈ”となる。したがって、ラ
ッチ回路２４が非動作状態になるとともに、トランスミ
ッションゲート３０およびトランスミッションゲート２
７が共にオフし、さらにトランスミッションゲート２６
がオンする。

【００４４】トランスミッションゲート３０がオフする
ことにより、インクリメント回路２１とラッチ回路２４
との接続が遮断される。また、トランスミッションゲー
ト２７がオフすることにより、インクリメント回路２１
と外部メモリ１３との接続が遮断される。トランスミッ
ションゲート２６がオンすることにより、インクリメン
ト回路２１とラッチ回路２３とが接続される。

【００４５】一方、信号ＧＩＤの反転信号はインバータ
３３を介してトランスミッションゲート３１に供給され
るため、このトランスミッションゲート３１がオンす
る。このため、データバス１２からの入力データ（例え
ば、単発アクセス用のアドレスデータ）がオン状態のト
ランスミッションゲート３１を介してラッチ回路２５に
供給可能となる。

【００４６】いま、基本クロックＣＫ２に同期して最初
のサイクルＴ１がスタートすると（このとき、基本クロ
ックＣＫ１は半周期位相がずれている）、このサイクル
Ｔ１の開始に同期して信号ＧＩＨＬ２が“Ｈ”に立ち上
がる。これにより、トランスミッションゲート２９がオ
ン状態となり、ラッチ回路２５と外部メモリ１３とが接
続された状態となる。この状態は少なくとも６サイクル
の命令期間中、継続する。

【００４７】次に、サイクルＴ２が開始されると、その
立ち上がりに同期して信号ＣＫＡＤが“Ｈ”となる。こ
れにより、ラッチ回路２２がインクリメント回路２１の
出力をラッチする。次いで、サイクルＴ３になると、そ
の立ち上がりエッジに同期して信号ＣＫＰＣが“Ｈ”に
なる。これにより、ラッチ回路２３がラッチ回路２２の
出力をラッチする。

【００４８】このとき、前述したようにトランスミッシ
ョンゲート２６がオンしているから、インクリメント回
路２１とラッチ回路２３とが接続されている。したがっ
て、ラッチ回路２３の出力はインクリメント回路２１に
供給されてインクリメントされる。このインクリメント
回路２１の出力は２回後の命令の実行時（次の次の命令
のとき）にラッチ回路２２によってラッチされてプログ
ラムＲＯＭ２にアドレスＲＡＤ１５〜０（この例ではｎ
＋２のデータ）として供給される。

【００４９】一方、このサイクルＴ３では、その後、信
号ＣＫＩ２が“Ｈ”となり、これに応じてラッチ回路２
５がオン状態のトランスミッションゲート３１を介して
入力されるデータバス１２からの入力データ、すなわち
単発アクセス用のアドレスデータをラッチする。このと
き、トランスミッションゲート２９がオン状態でラッチ
回路２５と外部メモリ１３とが接続されているから、ラ
ッチ回路２５によってラッチされた単発アクセス用のア
ドレスデータはトランスミッションゲート２９を通過し
て外部メモリ１３に供給される。

【００５０】そして、この単発アクセス用のアドレスデ
ータに基づいて外部メモリ１３がアクセスされ、データ
の書込みあるいは読み出しが行われる。読み出しデータ
はデータバス１２から取り出され、あるいは書込みデー
タはデータバス１２から外部メモリ１３に送られる。こ
のように、単発アクセスの場合には単発アクセス用のア
ドレスデータが第２のインデックス手段（一般的にはイ
ンデックスレジスタ）としてのラッチ回路２５に転送さ
れる。したがって、アクセスがある度にインデックス手
段（この場合はラッチ回路２５）の内容を退避させる必
要がなく、処理ステップが減って処理動作が高速化す
る。

【００５１】連続アクセスの場合 図４は通常および連続アクセス動作のタイミングチャー
トであり、特に本実施例の特徴部分であるプログラムカ
ウンタ８における動作に対応している。連続アクセスで
は、この期間中、信号ＧＩＤ、ＧＣＮＴが“Ｈ”になる
とともに、信号ＣＫＩ２、ＧＩＨＬ２、ＧＰＣが“Ｌ”
になる。したがって、ラッチ回路２５が非動作状態にな
るとともに、トランスミッションゲート２６、２９が共
にオフし、さらにトランスミッションゲート２７、３０
がオンする。

【００５２】トランスミッションゲート２６がオフする
ことにより、インクリメント回路２１とラッチ回路２３
との接続が遮断される。また、トランスミッションゲー
ト２９がオフすることにより、ラッチ回路２５と外部メ
モリ１３との接続が遮断される。一方、トランスミッシ
ョンゲート２７がオンすることにより、インクリメント
回路２１と外部メモリ１３とが接続される。また、トラ
ンスミッションゲート３０がオンすることにより、イン
クリメント回路２１とラッチ回路２５とが接続される。

【００５３】一方、信号ＧＩＤの反転信号はインバータ
３３を介してトランスミッションゲート３１に供給され
るため、このトランスミッションゲート３１がオフす
る。このため、データバス１２からの入力データ（例え
ば、アクセス用のアドレスデータ）はオフ状態のトラン
スミッションゲート３１によりラッチ回路２５に供給さ
れなくなる。

【００５４】また、信号ＧＩＨＬ２の反転信号はインバ
ータ３２を介してトランスミッションゲート２８に供給
されるため、このトランスミッションゲート２８がオン
する。このため、ラッチ回路２４とインクリメント回路
２１とが接続されるとともに、ラッチ回路２４の出力
（例えば、アクセス用のアドレスデータ）が外部メモリ
１３に供給可能となる。

【００５５】連続アクセスでは、サイクルＴ１のパルス
が２回現れる周期毎に１つのデータがアクセスされる。
いま、基本クロックＣＫ２に同期してサイクルＴ１が立
ち上がると（基本クロックＣＫ１は省略）、このサイク
ルＴ１の開始に同期して信号ＧＩＤが“Ｈ”に立ち上が
る。これにより、トランスミッションゲート３０がオン
状態となり、インクリメント回路２１とラッチ回路２５
とが接続された状態となる。この状態は少なくとも連続
アクセスの期間中、継続する。

【００５６】また、このとき同時にサイクルＴ１の開始
に同期して信号ＧＰＣが“Ｌ”に立ち下がる。これによ
り、トランスミッションゲート２６がオフ状態となり、
インクリメント回路２１とラッチ回路２３との接続が遮
断される。この状態は少なくとも連続連続アクセスの期
間中、継続する。

【００５７】次に、サイクルＴ１のパルスの“Ｌ”への
立ち下がりエッジに同期して信号ＣＫＡＤが“Ｈ”とな
る。これにより、ラッチ回路２２がインクリメント回路
２１の出力をラッチし、プログラムＲＯＭ２にアドレス
ＲＡＤ１５〜０（この例ではｎ＋１のデータ）として供
給する。その後、信号ＣＫＰＣが“Ｈ”になると、ラッ
チ回路２３がラッチ回路２２の出力をラッチする。

【００５８】さらに、Ｔ１のパルスが２回現れた後に、
信号ＣＫＩ１が“Ｈ”になると、ラッチ回路２４がラッ
チ状態になる。このとき、前述したようにトランスミッ
ションゲート３０、２８、２７が共にオンしているか
ら、インクリメント回路２１とラッチ回路２４とが接続
されている。したがって、インクリメント回路２１の出
力はラッチ回路２４によってラッチされるとともに、こ
のラッチ回路２４の出力がインクリメント回路２１に供
給されてインクリメントされる。

【００５９】また、このとき、トランスミッションゲー
ト２８がオン状態でラッチ回路２４と外部メモリ１３と
が接続されているから、ラッチ回路２４によってラッチ
された連続アクセス用のアドレスデータはトランスミッ
ションゲート２８を通過して外部メモリ１３に供給され
る。

【００６０】以後、上記信号ＣＫＩ１のパルスは連続ア
クセスのタイミング毎に“Ｈ”になり、その度、ラッチ
回路２４がインクリメント回路２１の出力をラッチして
いく。したがって、連続アクセス用のアドレスデータは
ラッチ回路２４にラッチされたものがトランスミッショ
ンゲート２８を通して外部メモリ１３に供給されること
になるが、このときラッチ回路２４の出力はインクリメ
ント回路２１によって連続アクセスのタイミング毎にイ
ンクリメントされるため、外部メモリ１３には連続して
連続アクセス用のアドレスデータＡＤ０〜１５が、［Ａ
Ｄ］、［ＡＤ＋１］、［ＡＤ＋２］として表されるよう
に順次連続して供給される。

【００６１】そして、この連続アクセス用のアドレスデ
ータに基づいて外部メモリ１３がアクセスされ、データ
の書込みあるいは読み出しが順次連続して行われる。読
み出しデータはデータバス１２から取り出され、あるい
は書込みデータはデータバス１２から外部メモリ１３に
送られる。

【００６２】すなわち、連続アクセスの場合には外部に
設けられた汎用の外部メモリ１３をアクセスするとき、
連続アクセス用のアドレスデータが第１のインデックス
手段としてのラッチ回路２４に転送され、ラッチ回路２
４はインクリメント手段としてのインクリメント回路２
１によってインクリメントされる。

【００６３】このように、連続アクセスのためのレジス
タ内容（ラッチ回路２４の内容）のインクリメントに際
してプログラムカウンタ８（アドレッシング手段）内の
インクリメント回路２１を用いて行っているので、従来
に比較してインクリメントさせるための処理ステップが
必要なくなり、この面からも処理動作を高速化すること
ができる。例えば、従来では連続的なアクセス動作を行
う場合でもインデックスレジスタをそのつどインクリメ
ントさせる処理を行わなければならないため、その処理
動作は通常でも遅くなる傾向にあった。

【００６４】なお、本発明の範囲内で種々の変形が可能
である。例えば、連続アクセス用の第１のインデックス
手段および単発アクセス用の第２のインデックス手段と
して、ラッチ回路を用いたが、これに限らず、インデッ
クスレジスタであってもよい。

【００６５】

【発明の効果】本発明によれば、連続アクセス用と単発
アクセス用のインデックス手段をそれぞれ独立して設け
ているので、外部の記憶手段に対するアクセスがある度
にインデックス手段の内容を退避させる必要がなく、処
理ステップを減らして処理動作を高速化することができ
る。また、連続アクセスのためのレジスタ内容のインク
リメントに際してアドレッシング手段内のインクリメン
ト回路を用いて行っているので、インクリメントさせる
ための処理ステップが必要なくなり、この面からも処理
動作を高速化することができる。

【図面の簡単な説明】

【図１】本発明の中央演算処理装置の一実施例の構成を
示すブロック図である。

【図２】同実施例のプログラムカウンタの構成図であ
る。

【図３】同実施例の単発アクセス時の動作を示すタイミ
ングチャートである。

【図４】同実施例の連続アクセス時の動作を示すタイミ
ングチャートである。

【符号の説明】

１ ＣＰＵ ２ プログラムＲＯＭ（プログラム記憶手段） ３ インストラクションデコーダ（命令解読手段） ４ タイミング信号発生回路 ５ アドレス制御回路 ６ 演算用ＲＡＭ ７ ＡＬＵ（演算処理手段） ８ プログラムカウンタ（アドレッシング手段） ９ スタック（ＳＴＡＣＫ）回路 １０ スタックＲＡＭ １１ インタラプタ回路 １２ データバス １３ 外部メモリ ２１ インクリメント回路（インクリメント手段） ２２、２３ ラッチ回路（ラッチ手段） ２４ ラッチ回路（第１のインデックス手段） ２５ ラッチ回路（第２のインデックス手段） ２６〜３１ トランスミッションゲート（選択ゲート手
段およびゲート手段） ３２、３３ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の命令からなる所定のプログラムを
   記憶するプログラム記憶手段と、 このプログラム記憶手段をアドレッシングして記憶され
   た命令を順次読み出すためのアドレスデータを発生する
   アドレッシング手段と、 前記プログラム記憶手段から出力される命令を解読する
   命令解読手段と、 この命令解読手段に従って所定の演算処理を実行する演
   算処理手段と、を有する中央演算処理装置において、 前記アドレッシング手段が、発生したアドレスデータを
   一定のタイミングでラッチするラッチ手段と、 入力するアドレスデータをインクリメントして出力する
   インクリメント手段と、 記憶された内容を外部に転送可能な第１および第２のイ
   ンデックス手段と、 上記命令解読手段の解読内容に基づいて上記第１のイン
   デックス手段およびラッチ手段の出力のいずれか一方を
   上記インクリメント手段に供給するとともに、上記イン
   クリメント手段からの出力を上記第１のインデックス手
   段およびラッチ手段のいずれか一方に供給させる選択ゲ
   ート手段と、 上記命令解読手段の解読内容に基づいて上記第２のイン
   デックス手段に所定のアドレスデータを供給するゲート
   手段と、を有することを特徴とする中央演算処理装置。