JPH06105927B2 - デ−タ転送速度可変制御方式 - Google Patents

デ−タ転送速度可変制御方式

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JPH06105927B2 JP30181786A JP30181786A JPH06105927B2 JP H06105927 B2 JPH06105927 B2 JP H06105927B2 JP 30181786 A JP30181786 A JP 30181786A JP 30181786 A JP30181786 A JP 30181786A JP H06105927 B2 JPH06105927 B2 JP H06105927B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ転送を行う相手の装置により、データ
の転送速度を変化させることのできるデータ転送制御方
式に係り、特に、データの転送速度を任意に設定可能な
装置、例えばICデイスク等の半導体記憶装置とその上位
装置との間のデータ転送に用いて好適なデータ転送速度
可変制御方式に関する。
〔従来の技術〕
データ送受信速度の異なる装置間で相互にデータ転送を
行うための従来技術として、例えば、「IBM3380 Stora
ge Control Models 1,2,3and4Description Manua
l」（1985発行）、第５−15頁「Speed Matching Buff
er for 3380」、第５−14頁「Speed Matching Buff
er for 3375」等に記載された技術が知られている。
この従来技術は、例えば、チヤネル装置とデイスク装置
等との間で相互にデータの転送を行う場合、デイスク制
御装置内に大容量のデータバツフアを設け、チヤネル装
置とデイスク装置間で転送されるデータを一時的にこの
データバツフア内に蓄積することにより、チヤネル装置
とデイスク装置とのデータ転送速度の差を吸収するもの
である。
〔発明が解決しようとする問題点〕
しかし、前記従来技術は、制御装置内に大容量のデータ
バツフアを必要とし、また、このデータバツフアを制御
するための複雑なバツフア制御論理が必要であるという
問題点を有する。また、障害が発生した場合、チヤネル
側の動作とデイスク側の動作にずれがあるため、本来障
害を報告すべきタイミングに、チヤネルへ障害の報告を
することができないという問題点がある。
本発明の目的は、前記従来技術の問題点を解決し、可能
な最大転送速度でチヤネルと記憶装置との間のデータ転
送を同一速度で同期させて行うことができるデータ転送
速度可変制御方式を提供することにあり、特に、回転機
構を持たずデータ転送速度を変えることが可能なICデイ
スク等の半導体記憶装置とチヤネル装置との間のデータ
転送に用いて好適なデータ転送速度可変制御方式を提供
することにある。
〔問題点を解決するための手段〕
本発明によれば、前記目的は、コンピユータシステム内
の半導体記憶サブシステム等において、半導体記憶制御
装置に接続されている複数のチヤネル装置および複数の
半導体記憶装置のそれぞれの装置の最大転送能力を表示
しておく手段と、記憶装置とチヤネル装置との間でデー
タの転送が行われる場合に、転送速度の遅い方の装置の
転送速度に合わせて、各装置に実際にデータ転送を行う
速度を設定できる機構を設けることにより達成される。
〔作用〕
半導体記憶制御装置は、チヤネル装置の１つから半導体
記憶装置の１つに対するデータ転送の指示を受けたと
き、そのチヤネル装置が接続されているルートのチヤネ
ル最大転送速度表示部と、半導体記憶装置内の半導体記
憶装置最大転送速度表示部とを読取り、いずれか低い方
の転送速度、すなわち、可能な最大転送速度でデータ転
送を行うことを決定する。半導体記憶制御装置内の転送
速度決定論理部は、チヤネル転送速度設定部と、半導体
記憶装置内の半導体記憶装置転送速度設定部とに決定し
た転送速度を設定する。これにより、チヤネル装置と半
導体記憶装置とは、半導体記憶制御装置を経由して、決
定されたデータ転送速度で同期して相互間のデータ転送
を実行する。
チヤネル装置と半導体記憶装置とは、前述のように、同
一速度で同期的に動作してデータ転送を行うことができ
るので、半導体記憶制御装置内に速度差を吸収するため
の大量のデータバツフアを設ける必要がなくなり、当然
にそのための制御装置も不要とすることができる。ま
た、障害発生時には、正しいタイミングで障害報告をす
ることが可能となる。
〔実施例〕
以下、本発明によるデータ転送速度可変制御方式の一実
施例を図面により詳細に説明する。
第１図は本発明の一実施例の構成図、第２図はチヤネル
装置と半導体記憶装置の組合せによるデータ転送速度を
説明する図である。第１図において、1,2はCPU、3,4は
チヤネル装置、５は半導体記憶制御装置、6,7はチヤネ
ル最大転送速度表示部、８はチヤネル転送速度設定部、
９は転送速度決定論理部、10,11は半導体記憶装置、12,
13は半導体記憶装置最大転送速度表示部、14,15は半導
体記憶装置転送速度設定部である。
第１図は、本発明を適用したコンピユータシステム内の
半導体記憶サブシステムの構成を示すものであり、この
半導体記憶サブシステムは、１台の半導体記憶制御装置
（以下、SSCという）５に２台の半導体記憶装置（以
下、SSUという）10,11とCPU1,2に設けられた２台のチヤ
ネル装置3,4とが接続されて構成されている。各装置の
最大データ転送速度は、チヤネル装置３とSSU10が6MB/S
（メガバイト／秒）であり、チヤネル装置４とSSU11が3
MB/Sであり、チヤネル3,4の最大データ転送速度がSSU5
内のチヤネル最大転送速度表示部6,7に、SSU10,11の最
大データ転送速度が各SSU10,11内のSSU最大転送速度表
示部12,13に表示されている。
チヤネル装置3,4は、そのいずれからも、SSC5を介してS
SU10,11にデータ転送要求を発することができ、いま、
チヤネル装置３がSSU11にデータ転送要求を発したもの
とする。SSC5が、チヤネル装置３からSSU11へのデータ
転送要求を第１図に点線で示す制御線を介して受取る
と、SSC5内の転送速度決定論理部９は、チヤネル装置３
に対応するチヤネル最大速度転送表示部６を読取り、チ
ヤネル装置３が6MB/Sのデータ転送能力があることを知
り、次に、SSU11との間のパスが設定された後にSSU11内
のSSU最大速度表示部13を読取ることにより、SSU11が3M
B/Sのデータ転送能力しかないことを知る。転送速度決
定論理部９は、読取つたチヤネル装置３とSSU11の最大
データ転送速度から、遅い方のデータ転送速度である3M
B/Sでデータ転送を行うことを決定し、チヤネル転送速
度設定部８と、SSU11内のSSU転送速度設定部15とに3MB/
Sのデータ転送速度を設定する。これにより、チヤネル
装置３とSSU11とは、3MB/Sのデータ転送速度で動作し、
SSC5を介して図示実線で示すデータ線を用いて、相互に
同期してデータ転送を行う。
SSC5は、前述と同様にして、チヤネル装置3,4およびSSU
10,11の組合せに応じて最適なデータ転送速度を決定
し、その速度で両者間でのデータ転送を行わせることが
できる。第１図に示した実施例の場合のチヤネル装置3,
4とSSU10,11の組合せにより決定されるデータ転送速度
が第２図に示されており、図示実施例では、チヤネル装
置３とSSU10との間のデータ転送速度が6MB/Sで行われ、
他の組合せでは全て3MB/Sで行われる。
以上、本発明を２台のチヤネル装置と２台のSSUと１台
のSSCとにより構成された半導体記憶サブシステムに適
用した実施例について、各装置の有する最大データ転送
速度が２種類として説明したが、本発明は、前述の実施
例に限らず、任意の台数のチヤネル装置、SSUおよびSSC
の組合せにより構成される半導体記憶サブシステムに適
用することができ、また、該システムを構成する複数の
装置の最大データ転送速度も、２種類に限らず、さらに
多種類であつてもよい。さらに、本発明は、半導体記憶
サブシステムに限らず、データ転送速度が可変である複
数の装置により構成されるシステムにおける装置間のデ
ータ転送のために適用することができる。
〔発明の効果〕
以上説明したように、本発明によれば、データ転送のパ
スが確定してからデータ転送速度を決定しているので、
任意のチヤネル装置と任意の記憶装置との間でデータ転
送が可能であり、しかも、チヤネル装置と記憶装置との
組合せにより、可能な最大の速度で、同期して両装置間
におけるデータ転送を行うことができる。このため、通
常チヤネル装置と記憶装置との間に位置する制御装置内
に必要であつた大容量のデータブツフアを設ける必要が
なくなり、このバツフアに非同期に出入りするデータの
管理をする等のバツフア制御も不要とすることができ、
かつ、障害が発生した場合も、本来の報告すべきタイミ
ングで、障害情報をチヤネル装置へ送出することが可能
となる。
【図面の簡単な説明】
第１図は本発明を半導体記憶サブシステムに適用した実
施例の構成図、第２図はチヤネル装置と半導体記憶装置
の組合せによるデータ転送速度を説明する図である。 1,2……CPU、3,4……チヤネル装置、５……半導体記憶
制御装置（SSU）、6,7……チヤネル最大転送速度表示
部、８……チヤネル転送速度設定部、９……転送速度決
定論理部、10,11……半導体記憶装置（SSU）、12,13…
…半導体記憶装置（SSU）最大転送速度表示部、14,15…
…半導体記憶装置（SSU）転送速度設定部。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】異なるデータ転送速度を有する複数のチャ
    ネル装置と、異なるデータ転送速度を有する複数の記憶
    装置と、前記複数のチャネル装置と記憶装置とが接続さ
    れ、チャネル装置と記憶装置との間のデータ転送を制御
    する制御装置とにより構成されるシステムにおいて、前
    記制御装置は、接続されているチャネル装置及び記憶装
    置のそれぞれの最大転送速度を検出する機能と、データ
    転送速度を設定する機能とを備え、前記チャネル装置と
    記憶装置との間でデータ転送の要求が発生したとき、前
    記データ転送を行うチャネル装置及び記憶装置の最大転
    送速度に基づいて、装置間で可能なデータ転送速度を決
    定することを特徴とするデータ転送速度可変制御方式。
JP30181786A 1986-12-19 1986-12-19 デ−タ転送速度可変制御方式 Expired - Fee Related JPH06105927B2 (ja)

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