JPH06109780A - 比較回路 - Google Patents
比較回路Info
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- JPH06109780A JPH06109780A JP4260944A JP26094492A JPH06109780A JP H06109780 A JPH06109780 A JP H06109780A JP 4260944 A JP4260944 A JP 4260944A JP 26094492 A JP26094492 A JP 26094492A JP H06109780 A JPH06109780 A JP H06109780A
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- 230000003321 amplification Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】 ヒステリシスを持つ比較回路において、トラ
ンジスタのコレクタ寄生容量によるコレクタ電圧立ち上
がり時間の遅れに対しても充分なヒステリシスを確保す
る。 【構成】 差動増幅回路Ｑ１，Ｑ２，Ｑ３，Ｑ４の両入
力に、出力トランジスタＱ５と同位相であるトランジス
タＱ６と、出力トランジスタＱ５と逆位相であるトラン
ジスタＱ７を正帰還接続させることにより、スレッショ
ルド電圧において、必ずトランジスタＱ６，Ｑ７のどち
らか一方は、しゃ断より導通状態に変化するため充分な
ヒステリシスが確保できる。
ンジスタのコレクタ寄生容量によるコレクタ電圧立ち上
がり時間の遅れに対しても充分なヒステリシスを確保す
る。 【構成】 差動増幅回路Ｑ１，Ｑ２，Ｑ３，Ｑ４の両入
力に、出力トランジスタＱ５と同位相であるトランジス
タＱ６と、出力トランジスタＱ５と逆位相であるトラン
ジスタＱ７を正帰還接続させることにより、スレッショ
ルド電圧において、必ずトランジスタＱ６，Ｑ７のどち
らか一方は、しゃ断より導通状態に変化するため充分な
ヒステリシスが確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、ヒステリシスを持つ比
較回路に関する。
較回路に関する。
【０００２】
【従来の技術】従来の比較回路の一例を図２に示す。Ｑ
１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６はトラ
ンジスタ、Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，
Ｒ１６は抵抗、Ｉ１１は電流源、Ｖ１１は電圧源、ＩＮ
１１は反転入力端子、ＩＮ１２は非反転入力端子、ＯＵ
Ｔ１１は出力端子、ＧＮＤ１１は接地端子である。
１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６はトラ
ンジスタ、Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，
Ｒ１６は抵抗、Ｉ１１は電流源、Ｖ１１は電圧源、ＩＮ
１１は反転入力端子、ＩＮ１２は非反転入力端子、ＯＵ
Ｔ１１は出力端子、ＧＮＤ１１は接地端子である。
【０００３】図２の回路について動作を簡単に説明す
る。トランジスタＱ１１とＱ１２ならびにトランジスタ
Ｑ１３とＱ１４とＱ１５とＱ１６は素子特性が同一であ
るとすると、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ
１４で差動増幅回路が構成されている。このため、トラ
ンジスタＱ１１のベース電位ＶＢ１１がトランジスタＱ
１２のベース電位ＶＢ１２より低電位となれば、トラン
ジスタＱ１５，Ｑ１６はしゃ断され、出力端子ＯＵＴ１
１はハイ状態となる。
る。トランジスタＱ１１とＱ１２ならびにトランジスタ
Ｑ１３とＱ１４とＱ１５とＱ１６は素子特性が同一であ
るとすると、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ
１４で差動増幅回路が構成されている。このため、トラ
ンジスタＱ１１のベース電位ＶＢ１１がトランジスタＱ
１２のベース電位ＶＢ１２より低電位となれば、トラン
ジスタＱ１５，Ｑ１６はしゃ断され、出力端子ＯＵＴ１
１はハイ状態となる。
【０００４】一方、トランジスタＱ１１のベース電位Ｖ
Ｂ１１がトランジスタＱ１２のベース電位ＶＢ１２より
高電位となれば、トランジスタＱ１５，Ｑ１６は導通
し、出力端子ＯＵＴ１１はロー状態となる。
Ｂ１１がトランジスタＱ１２のベース電位ＶＢ１２より
高電位となれば、トランジスタＱ１５，Ｑ１６は導通
し、出力端子ＯＵＴ１１はロー状態となる。
【０００５】トランジスタＱ１１のベース電位ＶＢ１１
がトランジスタＱ１２のベース電位ＶＢ１２より低電位
の場合におけるスレッショルド電圧条件は、反転入力端
子ＩＮ１１の電圧をＶＩＮ１１、非反転入力端子ＩＮ１
２の電圧をＶＩＮ１２で表わすと次式（１）となる。
がトランジスタＱ１２のベース電位ＶＢ１２より低電位
の場合におけるスレッショルド電圧条件は、反転入力端
子ＩＮ１１の電圧をＶＩＮ１１、非反転入力端子ＩＮ１
２の電圧をＶＩＮ１２で表わすと次式（１）となる。
【０００６】 ＶＩＮ１１×Ｒ１６／（Ｒ１５＋Ｒ１６） ＝ＶＩＮ１２×Ｒ１２／（Ｒ１１＋Ｒ１２） …式（１） トランジスタＱ１１のベース電位ＶＢ１１がトランジス
タＱ１２のベース電位ＶＢ１２より高電位の場合におけ
るスレッショルド電圧条件は、次式（２）で表わされ
る。
タＱ１２のベース電位ＶＢ１２より高電位の場合におけ
るスレッショルド電圧条件は、次式（２）で表わされ
る。
【０００７】 ＶＩＮ１１×Ｒ１６／（Ｒ１５＋Ｒ１６） ＝（ＶＩＮ１２−ＩＣ１６×Ｒ１１）×Ｒ１２／（Ｒ１１＋Ｒ１２） …式（２） （但し、ＩＣ１６：トランジスタＱ１６のコレクタ電
流）式（１）、式（２）よりスレッショルド電圧の差Ｖ
Ｈ１１を次式（３）で表わす。
流）式（１）、式（２）よりスレッショルド電圧の差Ｖ
Ｈ１１を次式（３）で表わす。
【０００８】 ＶＨ１１＝ＩＣ１６×Ｒ１１×Ｒ１２／（Ｒ１１＋Ｒ１２） …式（３） 式（１）、式（２）、式（３）より、出力端子ＯＵＴ１
１がハイ状態よりロー状態となるスレッショルド電圧条
件は式（１）で決定され、出力端子ＯＵＴ１１がロー状
態よりハイ状態となるスレッショルド電圧条件は式
（２）で決定され、ヒステリシス幅は式（３）のスレッ
ショルド電圧の差ＶＨ１１で決定される比較回路が構成
できる。
１がハイ状態よりロー状態となるスレッショルド電圧条
件は式（１）で決定され、出力端子ＯＵＴ１１がロー状
態よりハイ状態となるスレッショルド電圧条件は式
（２）で決定され、ヒステリシス幅は式（３）のスレッ
ショルド電圧の差ＶＨ１１で決定される比較回路が構成
できる。
【０００９】
【発明が解決しようとする課題】しかしながら、この従
来の比較回路では、集積回路で構成した場合など、トラ
ンジスタのコレクタに寄生容量Ｃが発生し、トランジス
タＱ１６のコレクタ電位ＶＣ１６の立ち上がり時間が、
抵抗Ｒ１１，Ｒ１２，Ｒ１３と前記寄生容量Ｃとの時定
数により制限されるため、出力端子ＯＵＴ１１がロー状
態よりハイ状態に変化した直後にトランジスタＱ１６の
コレクタ電位ＶＣ１６が立ち上がっていない場合、充分
なヒステリシス幅が得られないという問題点があった。
来の比較回路では、集積回路で構成した場合など、トラ
ンジスタのコレクタに寄生容量Ｃが発生し、トランジス
タＱ１６のコレクタ電位ＶＣ１６の立ち上がり時間が、
抵抗Ｒ１１，Ｒ１２，Ｒ１３と前記寄生容量Ｃとの時定
数により制限されるため、出力端子ＯＵＴ１１がロー状
態よりハイ状態に変化した直後にトランジスタＱ１６の
コレクタ電位ＶＣ１６が立ち上がっていない場合、充分
なヒステリシス幅が得られないという問題点があった。
【００１０】そこで、本発明の技術的課題は、上記欠点
に鑑み、トランジスタのコレクタ寄生容量によるコレク
タ電圧立ち上がり時間の遅れに対しても、充分なヒステ
リシスを確保できる比較回路を提供することである。
に鑑み、トランジスタのコレクタ寄生容量によるコレク
タ電圧立ち上がり時間の遅れに対しても、充分なヒステ
リシスを確保できる比較回路を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、反転入
力及び非反転入力のどちらか一方に正帰還をかけヒステ
リシスを作る比較回路において、他方の入力に対しても
出力と逆位相で正帰還をかけヒステリシスを作ることを
特徴とする比較回路が得られる。即ち、本発明の比較回
路は、反転入力端子、非反転入力端子の両方に対して逆
相の帰還回路を設けることを特徴とする。
力及び非反転入力のどちらか一方に正帰還をかけヒステ
リシスを作る比較回路において、他方の入力に対しても
出力と逆位相で正帰還をかけヒステリシスを作ることを
特徴とする比較回路が得られる。即ち、本発明の比較回
路は、反転入力端子、非反転入力端子の両方に対して逆
相の帰還回路を設けることを特徴とする。
【００１２】
【実施例】次に本発明の１実施例を図面に基いて説明す
る。
る。
【００１３】図１は本発明の１実施例を示す回路図であ
る。図１に示すように、トランジスタＱ１のエミッタは
トランジスタＱ２のエミッタと接続されている。トラン
ジスタＱ１のコレクタは、トランジスタＱ３のコレクタ
に接続されていると共にトランジスタＱ３，Ｑ４，Ｑ７
のベースに接続されている。トランジスタＱ２のコレク
タは、トランジスタＱ４のコレクタに接続されていると
共にトランジスタＱ５，Ｑ６のベースに接続されてい
る。トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７ののエ
ミッタは接地端子ＧＮＤ１に接続されている。
る。図１に示すように、トランジスタＱ１のエミッタは
トランジスタＱ２のエミッタと接続されている。トラン
ジスタＱ１のコレクタは、トランジスタＱ３のコレクタ
に接続されていると共にトランジスタＱ３，Ｑ４，Ｑ７
のベースに接続されている。トランジスタＱ２のコレク
タは、トランジスタＱ４のコレクタに接続されていると
共にトランジスタＱ５，Ｑ６のベースに接続されてい
る。トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７ののエ
ミッタは接地端子ＧＮＤ１に接続されている。
【００１４】前記トランジスタＱ１のベースには、反転
入力端子ＩＮ１が抵抗Ｒ５を介して接続されている。ま
た、トランジスタＱ１のベースは、抵抗Ｒ６を介して接
地端子ＧＮＤ１に接続されていると共に抵抗Ｒ７を介し
てトランジスタＱ７のコレクタに接続されている。前記
トランジスタＱ２のベースには、非反転入力端子ＩＮ１
が抵抗Ｒ１を介して接続されている。また、トランジス
タＱ２のベースは、抵抗Ｒ２を介して接地端子ＧＮＤ１
に接続されていると共に抵抗Ｒ３を介してトランジスタ
Ｑ６のコレクタに接続されている。
入力端子ＩＮ１が抵抗Ｒ５を介して接続されている。ま
た、トランジスタＱ１のベースは、抵抗Ｒ６を介して接
地端子ＧＮＤ１に接続されていると共に抵抗Ｒ７を介し
てトランジスタＱ７のコレクタに接続されている。前記
トランジスタＱ２のベースには、非反転入力端子ＩＮ１
が抵抗Ｒ１を介して接続されている。また、トランジス
タＱ２のベースは、抵抗Ｒ２を介して接地端子ＧＮＤ１
に接続されていると共に抵抗Ｒ３を介してトランジスタ
Ｑ６のコレクタに接続されている。
【００１５】前記トランジスタＱ１，Ｑ２のベースと接
地端子ＧＮＤ１との間には、電流源Ｉ１と電圧源Ｖ１と
が直列に接続されている。前記電流源Ｉ１と電圧源Ｖ１
との接続点は抵抗Ｒ５を介してトランジスタＱ５のコレ
クタに接続されている。抵抗Ｒ４とトランジスタＱ５の
コレクタの接続点は出力端子ＯＵＴ１に接続されてい
る。
地端子ＧＮＤ１との間には、電流源Ｉ１と電圧源Ｖ１と
が直列に接続されている。前記電流源Ｉ１と電圧源Ｖ１
との接続点は抵抗Ｒ５を介してトランジスタＱ５のコレ
クタに接続されている。抵抗Ｒ４とトランジスタＱ５の
コレクタの接続点は出力端子ＯＵＴ１に接続されてい
る。
【００１６】次に、図１の実施例の動作を説明する。ト
ランジスタＱ１とＱ２ならびにトランジスタＱ３とＱ４
とＱ５とＱ６とＱ７は素子特性が同一であるとすると、
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４で差動増幅回路が
構成されているため、トランジスタＱ１のベース電位Ｖ
Ｂ１がトランジスタＱ２のベース電位ＶＢ２より低電位
となればトランジスタＱ５，Ｑ６はしゃ断、トランジス
タＱ７は導通し、出力端子ＯＵＴ１はハイ状態となる。
ランジスタＱ１とＱ２ならびにトランジスタＱ３とＱ４
とＱ５とＱ６とＱ７は素子特性が同一であるとすると、
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４で差動増幅回路が
構成されているため、トランジスタＱ１のベース電位Ｖ
Ｂ１がトランジスタＱ２のベース電位ＶＢ２より低電位
となればトランジスタＱ５，Ｑ６はしゃ断、トランジス
タＱ７は導通し、出力端子ＯＵＴ１はハイ状態となる。
【００１７】トランジスタＱ１のベース電位ＶＢ１がト
ランジスタＱ２のベース電位ＶＢ２より高電位となれ
ば、トランジスタＱ５，Ｑ６は導通、トランジスタＱ７
はしゃ断し、出力端子ＯＵＴ１はロー状態となる。
ランジスタＱ２のベース電位ＶＢ２より高電位となれ
ば、トランジスタＱ５，Ｑ６は導通、トランジスタＱ７
はしゃ断し、出力端子ＯＵＴ１はロー状態となる。
【００１８】トランジスタＱ１のベース電位ＶＢ１がト
ランジスタＱ２のベース電位ＶＢ２より低電位の場合に
おけるスレッショルド電圧条件は反転入力端子ＩＮ１の
電圧ＶＩＮ１、非反転入力端子ＩＮ２の電圧ＶＩＮ２で
表わすと次式（４）となる。
ランジスタＱ２のベース電位ＶＢ２より低電位の場合に
おけるスレッショルド電圧条件は反転入力端子ＩＮ１の
電圧ＶＩＮ１、非反転入力端子ＩＮ２の電圧ＶＩＮ２で
表わすと次式（４）となる。
【００１９】 （ＶＩＮ１−ＩＣ７×Ｒ５）×Ｒ６／（Ｒ５＋Ｒ６） ＝ＶＩＮ２×Ｒ２／（Ｒ１＋Ｒ２） …式（４） 但し、ＩＣ７：トランジスタＱ７のコレクタ電流 トランジスタＱ１のベース電位ＶＢ１がトランジスタＱ
２のベース電位ＶＢ２より高電位の場合におけるスレッ
ショルド電圧条件は次式（５）で表わされる。
２のベース電位ＶＢ２より高電位の場合におけるスレッ
ショルド電圧条件は次式（５）で表わされる。
【００２０】 ＶＩ Ｎ１×Ｒ６／（Ｒ５＋Ｒ６） ＝（ＶＩＮ２−ＩＣ６×Ｒ１）×Ｒ２／（Ｒ１＋Ｒ２） …式（５） 但し、ＩＣ６：トランジスタＱ６のコレクタ電流 式（４）、式（５）よりスレッショルド電圧の差ＶＨ１
を次式（６）で表わす。
を次式（６）で表わす。
【００２１】 ＶＨ１＝ ＩＣ６×Ｒ１×Ｒ２／（Ｒ１＋Ｒ２） ＋ＩＣ７×Ｒ５×Ｒ６／（Ｒ５＋Ｒ６） …式（６） 式（４）、式（５）、式（６）より出力端子ＯＵＴ１が
ハイ状態よりロー状態となるスレッショルド電圧条件は
式（４）で決定され、出力端子ＯＵＴ１がロー状態より
ハイ状態となるスレッショルド電圧条件は式（５）で決
定され、ヒステリシス幅は式（６）のスレッショルド電
圧の差ＶＨ１で決定される比較回路が構成できる。
ハイ状態よりロー状態となるスレッショルド電圧条件は
式（４）で決定され、出力端子ＯＵＴ１がロー状態より
ハイ状態となるスレッショルド電圧条件は式（５）で決
定され、ヒステリシス幅は式（６）のスレッショルド電
圧の差ＶＨ１で決定される比較回路が構成できる。
【００２２】
【発明の効果】以上説明したように、本発明の比較回路
では、集積回路で構成した場合などトランジスタのコレ
クタに寄生容量Ｃが発生し、トランジスタＱ６のコレク
タ電位ＶＣ６の立ち上がり時間が抵抗Ｒ１，Ｒ２，Ｒ３
と前記寄生容量Ｃの時定数により制限されても、トラン
ジスタＱ６のしゃ断と同時にトランジスタＱ７が導通
し、トランジスタＱ１のベース電位ＶＢ１の立ち下がり
時間は制限されないため、出力端子ＯＵＴ１がロー状態
よりハイ状態に変化した直後にトランジスタＱ６のコレ
クタ電位ＶＣ６が立ち上がっていない場合でも、トラン
ジスタＱ７により充分なヒステリシス幅が得られるとい
う効果を有する。
では、集積回路で構成した場合などトランジスタのコレ
クタに寄生容量Ｃが発生し、トランジスタＱ６のコレク
タ電位ＶＣ６の立ち上がり時間が抵抗Ｒ１，Ｒ２，Ｒ３
と前記寄生容量Ｃの時定数により制限されても、トラン
ジスタＱ６のしゃ断と同時にトランジスタＱ７が導通
し、トランジスタＱ１のベース電位ＶＢ１の立ち下がり
時間は制限されないため、出力端子ＯＵＴ１がロー状態
よりハイ状態に変化した直後にトランジスタＱ６のコレ
クタ電位ＶＣ６が立ち上がっていない場合でも、トラン
ジスタＱ７により充分なヒステリシス幅が得られるとい
う効果を有する。
【００２３】また、図１のＮＰＮトランジスタをＰＮＰ
トランジスタとし、ＰＮＰトランジスタをＮＰＮトラン
ジスタとし、電流源、電圧源の極性をそれぞれ反転した
回路においても前記と同様の効果を有する。
トランジスタとし、ＰＮＰトランジスタをＮＰＮトラン
ジスタとし、電流源、電圧源の極性をそれぞれ反転した
回路においても前記と同様の効果を有する。
【図１】本発明の１実施例を示す回路図である。
【図２】従来の比較回路を示す回路図である。
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ１１，
Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６ トランジ
スタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ１１，
Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６ 抵抗 Ｉ１，Ｉ１１ 電流源 Ｖ１，Ｖ１１ 電圧源 ＩＮ１，ＩＮ１１ 反転入力端子 ＩＮ２，ＩＮ１２ 非反転入力端子 ＯＵＴ１，ＯＵＴ１１ 出力端子 ＧＮＤ１，ＧＮＤ１１ 接地端子
Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６ トランジ
スタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ１１，
Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１６ 抵抗 Ｉ１，Ｉ１１ 電流源 Ｖ１，Ｖ１１ 電圧源 ＩＮ１，ＩＮ１１ 反転入力端子 ＩＮ２，ＩＮ１２ 非反転入力端子 ＯＵＴ１，ＯＵＴ１１ 出力端子 ＧＮＤ１，ＧＮＤ１１ 接地端子
Claims (1)
- 【請求項１】 反転入力及び非反転入力のどちらか一方
に正帰還をかけヒステリシスを生成する比較回路におい
て、他方の入力に対しても出力と逆位相で正帰還をかけ
ヒステリシスを生成することを特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260944A JPH06109780A (ja) | 1992-09-30 | 1992-09-30 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260944A JPH06109780A (ja) | 1992-09-30 | 1992-09-30 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06109780A true JPH06109780A (ja) | 1994-04-22 |
Family
ID=17354947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260944A Withdrawn JPH06109780A (ja) | 1992-09-30 | 1992-09-30 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06109780A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990040007A (ko) * | 1997-11-15 | 1999-06-05 | 윤종용 | 전압 제어 발진기 |
| CN109495095A (zh) * | 2018-11-27 | 2019-03-19 | 黄山市祁门新飞电子科技发展有限公司 | 带保护功能的增强型GaN功率器件栅驱动电路 |
-
1992
- 1992-09-30 JP JP4260944A patent/JPH06109780A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990040007A (ko) * | 1997-11-15 | 1999-06-05 | 윤종용 | 전압 제어 발진기 |
| CN109495095A (zh) * | 2018-11-27 | 2019-03-19 | 黄山市祁门新飞电子科技发展有限公司 | 带保护功能的增强型GaN功率器件栅驱动电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |