JPH06109794A - 負荷オープン検出回路 - Google Patents

Abstract

(57)【要約】 【目的】ＨＤＤのＲ／ＷＩＣの負荷状態検出回路におい
て、従来は負荷コイルＬＨの値で入力周波数範囲が限定
されていたが、コイルＬＨの値に無関係に負荷状態を検
出する事で、入力周波数がＬＨにより限定されない検出
回路を提供すること。 【構成】入力端子２，３，７，８をベースに接続したト
ランジスタＱ１〜Ｑ４を備え、トランジスタＱ１，Ｑ３
のコレクタはＶＣＣに接続され、トランジスタＱ１のエ
ミッタをトランジスタＱ２のコレクタに接続し、トラン
ジスタＱ３のエミッタをトランジスタＱ４のコレクタに
接続し、トランジスタＱ２とＱ４のエミッタを共通とし
て、共通接続点に定電流源９を接続する。イクスクルー
シブＯＲゲート１０，セットリセット・ラッチ１２を設
ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は負荷オープン検出回路に
関し、特にハードディスク装置のリードライトＩＣのＬ
負荷オープン検出回路に関する。

【０００２】

【従来の技術】従来の負荷オープン検出回路を、図４に
示す。図４において、従来の負荷オープン検出回路は、
入力端子（１）２〜入力端子（４）８をベースに接続し
たＮＰＮトランジスタＱ１〜Ｑ４を備え、このうちトラ
ンジスタＱ１，Ｑ３のコレクタはＶＣＣ端子１に接続さ
れ、トランジスタＱ１のエミッタをトランジスタＱ２の
コレクタに接続し、トランジスタＱ３のエミッタをトラ
ンジスタＱ４のコレクタに接続し、トランジスタＱ２と
Ｑ４のエミッタを共通とし、トランジスタＱ２，Ｑ４の
エミッタの交点に定電流（Ｉ０）源９を接続し、トラン
ジスタＱ１，Ｑ３のエミッタをそれぞれＸ端子４，Ｙ端
子６としたＨブリッジ型のＬ負荷駆動回路において、前
述のＸ端子４を、電圧が一定以上になるた、クランプを
掛けるクランプ回路１４に接続し、その出力を、コレク
タがＶＣＣ端子１に接続されエミッタがコンデンサ１５
を介して接地されたＮＰＮトランジスタＱ７のベースに
接続し、トランジスタＱ７のエミッタとコンデンサＣ１
との共通接続点に定電流（Ｉ１）源１６を接続し、トラ
ンジスタＱ７のエミッタを比較回路１８の反転入力
（−）端子に接続し、比較回路１８の非反転入力（＋）
端子には基準電圧ＶＲＥＦ１７を接続し、比較回路１８
の出力を出力端子１３に接続した構成となっていた。
Ｘ，Ｙ端子４，６間には、コイルＬＨと抵抗ＲＨとがあ
り、電流Ｉｗが流れる。比較回路１８の反転入力（−）
信号即ちコンデンサ１５の電圧をＶＣ１とする。トラン
ジスタＱ１，Ｑ４のコレクタ電流をＩＣ１，ＩＣ４とす
る。コンデンサ１５の容量値をＣ１とする。

【０００３】

【発明が解決しようとする課題】次に、図４，図５，図
６を用いて、従来技術の回路動作について説明する。先
ず正常負荷の動作について図４，図５で説明する。

【０００４】入力端子２，３，７，８に入力信号が入っ
て来るまでは、コンデンタ１５の電圧はＬ（ロウレベ
ル）であり、コンデンサ１５の電圧ＶＣ１と基準電圧Ｖ
ＲＥＦとの関係は、ＶＣ１＜ＶＲＥＦとなっており、比
較回路１８の出力はＬとなっており、従って出力端子１
３もＬになっている。

【０００５】次に時刻ｔ１では、入力端子２，入力端子
８はＨ（ハイレベル）となる為、トランジスタＱ１，Ｑ
４がＯＮし、それぞれコレクタ電流ＩＣ１，ＩＣ４が流
れる。ＩＣ１とＩＣ４との関係は、ＩＣ１＝ＩＣ４＝Ｉ
０となる。次に時刻ｔ２では、入力端子３，入力端子７
はＨとなる為、トランジスタＱ２，Ｑ３がＯＮし、それ
ぞれＩ２，Ｉ３が流れる。ＩＣ２とＩＣ３の関係は、Ｉ
Ｃ２＝ＩＣ３＝Ｉ０となる。従って、コイルＬＨに流れ
る電流Ｉｗは、図５の様になる。

【０００６】時間ｔ０において、Ｉｗなる電流がコイル
ＬＨに流れると、Ｘ端子４にはＶＨの様な逆起電圧ＶＸ
が発生する。このＶＨの値は次式で示される。

【０００７】

【０００８】前記（１）式でＲＨ＝１０Δ，ＬＨ＝５μ
Ｈ，Ｉｗ′＝１ｍＡ，ｔ＝１ｎｓとすると、ＶＨ＝５．
０Ｖとなる。

【０００９】このＶＨが、クランプ回路１４に入力され
る。この回路は、設定電圧ＶＣＬ以上の電圧はクランプ
回路であり、その出力波形はクランプ回路１４の出力波
形の様になる。クランプ回路１４の出力はトランジスタ
Ｑ７のベースに印加される為、時刻ｔ１においては、コ
ンデンサ１５の電圧ＶＣ１は、ＶＣＬ′となる。

【００１０】 ＶＣＬ′＝ＶＣＬ−ＶＢＥＱ７ …（２） （ＶＢＥＱ７：ベースエミッタ間順方向電圧降下）尚、
ＶＢＥＱ７は一定の為、コンデンサ１５に印加される電
圧ＶＣ１の変化分は、ＶＣＬ′となる。ＶＨが下がり始
め、ＶＨ＜ＶＣＬとなると、ＶＣ１＞ＶＣＬとなり、ト
ランジスタＱ７はＯＦＦする。又、ＶＣ１は、定電流源
１６が接続されており、次の（３）式で示される時間ｔ
で下降していく。

【００１１】 ｔ＝Ｃ１×（ＶＣＬ′−ＶＲＥＦ）／Ｉ１ …（３） ここで、ＶＲＥＦ：比較回路１８の基準電圧，Ｉ１：定
電流源１６の定電流値。

【００１２】時間ｔ１において、ＶＣＣにより、比較回
路１７はＶＣ１＞ＶＲＥＦとなる為、比較回路出力１８
の出力は、Ｌとなる。このため、出力端子１３の電圧も
Ｌとなる。

【００１３】入力端子２，３，７，８に入力信号が入っ
て来た時点で、出力端子１３の出力電圧がＨからＬにな
る事で、Ｘ端子４，Ｙ端子６に接続される負荷の状態が
正常であると判断出来る。

【００１４】次に、図４，図６を用いて、負荷オープン
時の動作について説明する。時刻ｔ１では、入力端子
２，入力端子８はＨとなる為、トランジスタＱ１，Ｑ４
はＯＮするが、負荷がオープンの為、コレクタ電流ＩＣ
１は０となる。しかし、トランジスタＱ４には、トラン
ジスタＱ３を通して、コレクト電流ＩＣ４が流れる。Ｉ
Ｃ４とＩ０の関係は、ＩＣ４＝Ｉ０となる。負荷がオー
プンの為、ＩＣ１が流れず、従ってコイルＬＨに流れる
電流Ｉｗは、図６のＩｗに示す様に、０となる。

【００１５】次に時刻ｔ２では、入力端子３，入力端子
７はＨとなる為、トランジスタＱ２，Ｑ３はＯＮする
が、負荷がオープンの為ＩＣ３は０となり、従ってＩｗ
も０となる。以上より、負荷オープン時にはＬＨにはＩ
ｗなる電流が流れなくなる為、時刻ｔ１においても、逆
起電圧ＶＨは発生しない。従って、トランジスタＱ７の
ベース電圧はＬのままであり、コンデンサ１５にも電圧
は印加されず、Ｖ１＜ＶＲＥＦの状態のままとなり、比
較回路１８の出力はＨのままとなる。従って、時刻ｔ１
で入力端子２，３，７，８に入力信号が入力されても、
出力端子電圧１３の電圧もＬのままとなる事から、Ｘ端
子４，Ｙ端子６に接続された負荷は、オープンであると
判断出来る。

【００１６】次に、従来回路の欠点について説明する。
負荷検出回路が正常に動く為には、前記（３）式で示さ
れるｔと、入力端子７，４の入力信号の同期Ｔは、ｔ＞
Ｔの関係となっている必要がある。このｔが小さいと、
図５のｔ０〜ｔ２の間に、ＶＣＬ′＜ＶＲＥＦとなり、
その時点で比較回路１８の出力はＬとなり、出力端子電
圧１３の出力電圧もＬとなり、負荷オープン時の出力と
同じになってしまう。時間ｔは前記（３）式より、Ｃ
１，ＶＲＥＦ，Ｉ１が一定値であるなら、ＶＣＬ′によ
り左右され、又ＶＣＬ′は前記（２）式よりＶＣＬによ
り決定される。ＶＨはコイルＬＨに発生する逆起電圧で
あり、前記（１）式で示される。ここで、ＶＨは、Ｒ
Ｈ，Ｉｗ，ｔを一定とすると、ＬＨの値で決定される。

【００１７】Ｘ端子４，Ｙ端子６に接続される負荷のＬ
Ｈを５μＨから１μＨの負荷に変更すると、前記（１）
式より、ＲＨ＝１０Ω，ＬＨ＝１μＨ，Ｉｗ′＝１ｍ
Ａ，ｔ＝１ｎｓとすると、ＶＨ＝１Ｖとなる。

【００１８】クランプ回路１４のクランプ電圧ＶＬを、
ＬＨ＝５μＨ時のＶＨに合わせて設定し、ＶＬ＝３Ｖと
すると、１μＨのＬＨの場合はクランプされず、従って
ＶＣＬ′＝ＶＨ−ＶＢＥＱ７となる。ＶＢＥＱ７は一定
である為、コンデンサ１５に印加される電圧の変化分
は、ＶＣＬ′＝ＶＨ＝１Ｖとなる。

【００１９】以上より、ＬＨ＝５μＨ，ＬＨ＝１μＨの
時の前記（３）式で表されるｔをＣ１＝１０ｐＦ，Ｉ１
＝２０μＡ，ＶＲＥＦ＝０．５Ｖ，ＶＣＣ′＝３Ｖとし
て計算すると、次式となる。

【００２０】 ｔ（ＬＨ＝５μＨ）＝Ｃ１×（ＶＣＬ′−ＶＲＥＦ）／Ｉ１ ＝１０ｐＦ×（３Ｖ−０．５Ｖ）／２０μＡ＝１．２５μｓ ｔ（ＬＨ＝１μＨ）＝Ｃ１×（ＶＣＬ′−ＶＲＥＦ）／Ｉ１ ＝１０ｐＦ×（１０−０．５Ｖ）／２０μＡ＝０．２５μｓ 負荷検出回路が正常に動作する為には、ｔ＞Ｔとなる必
要性から、ＬＨ＝５μＨでは入力端子２，３，７，８に
印加される信号の周波数ｆは、ｆ＞ｔ（ＬＨ＝５μＨ）
＝８００ｋＨｚ以上であれば良いのに対し、ＬＨ＝１μ
Ｈではｆ＞ｔ（１μＨ）＝４ＭＨｚ以上である必要があ
る。この様に、従来回路では、ＬＨの値により入力端子
２，３，７，８に入力される信号の周波数範囲が変化し
てしまうという欠点があった。

【００２１】本発明の目点は、前記欠点を解決し、入力
端子に入力される信号の周波数範囲が変化しないように
した負荷オープン検出回路を提供することにある。

【００２２】

【課題を解決するための手段】本発明の負荷オープン検
出回路の構成は、第１，第２の入力端子をそれぞれベー
スに接続した第１，第２のトランジスタの第１の直列体
と、第３，第４の入力端子をそれぞれベースに接続した
第３，第４のトランジスタの第２の直列体とを有し、前
記第１，第２の直列体のそれぞれの共通接続点をＸ，Ｙ
端子となしたＨブリッジ型の負荷オープン検出回路にお
いて、前記第１のトランジスタのベースにベースを、コ
レクタに抵抗を介してコレクタを、エミッタに抵抗を介
してエミッタをそれぞれ接続した第５のトランジスタ
と、前記第４のトランジスタのベースにベースを、コレ
クタに前記第３のトランジスタ及び抵抗を介してコレク
タを、エミッタに抵抗を介してエミッタをそれぞれ接続
した第６のトランジスタと、前記第５のトランジスタの
コレクタと前記第６のトランジスタのコレクタとを入力
する論理ゲートと、前記論理ゲートの出力をリセット入
力に、外部信号入力をセット入力にそれぞれ接続したセ
ットリセット・ラッチとを設けたことを特徴とする。

【００２３】

【実施例】次に本発明について図１，図２，図３を用い
て説明する。図１は本発明の一実施例の負荷オープン検
出回路を示す回路図である。図２は、図１の回路におい
て正常負荷時の各部の動作波形を示す波形図である。図
３は、図１の回路において負荷オープン時の各部の動作
波形を示す波形図である。

【００２４】図１において、本実施例は、ＮＰＮトラン
ジスタＱ５，Ｑ６，イクスクルーシブＯＲゲート１０，
ＲＳ型フリップフロップ（セットリセット・ラッチ）１
２，Ｒ／Ｗ端子１１を有する点等が、従来の図４と異な
る。イクスクルーシブＯＲゲート１０の２入力として、
ＶＲ１，ＶＲ３があり、トランジスタＱ５のコレクタ，
エミッタには、それぞれ抵抗Ｒ１，Ｒ２が接続され、ト
ランジスタＱ６のコレクタ，エミッタには、それぞれ抵
抗Ｒ３，Ｒ４が接続されている。ゲート１０の出力はラ
ッチ１２のリセット（Ｒ）入力に、Ｒ／Ｗ端子１１はセ
ット（Ｓ）入力にそれぞれ接続される。

【００２５】即ち、本実施例の負荷オープン検出回路
は、入力端子２，３，７，８をそれぞれベースに接続し
たＮＰＮトランジスタＱ１〜Ｑ４を備え、このうちトラ
ンジスタＱ１，Ｑ３のコレクタはＶＣＣ端子１に接続さ
れ、トランジスタＱ１のエミッタをトランジスタＱ２の
コレクタし接続し、トランジスタＱ３のエミッタをトラ
ンジスタＱ４のコレクタに接続し、トランジスタＱ２と
Ｑ４のエミッタを共通とし、トランジスタＱ２とＱ４の
エミッタの交点に定電流源９を接続し、トランジスタＱ
１，Ｑ３のエミッタをそれぞれＸ端子４，Ｙ端子６とし
たＨブリッジ型のＬ負荷駆動回路において、トランジス
タＱ１のベースとベースを共通としコレクタは抵抗Ｒ１
を介してＶＣＣ端子１へ、エミッタは抵抗Ｒ２を介しト
ランジスタＱ１のエミッタへ接続されたトランジスタＱ
５と、トランジスタＱ４のベースとベースを共通とし、
コレクタは抵抗Ｒ３を介してＶＣＣ端子１へ、エミッタ
は抵抗Ｒ４を介しトランジスタＱ４のエミッタへ接続さ
れたトランジスタＱ６とを備え、トランジスタＱ５と抵
抗Ｒ１，トランジスタＱ６と抵抗Ｒ３の交点をそれぞれ
イクスクルーシブＯＲ回路１０の入力とし、イクスクル
ーシブＯＲ回路１０の出力はセットリセット・ラッチ１
２のリセット回路のリセット端子に接続し、セット端子
にはＲ／Ｗ端子１１を接続し、セットリセット・ラッチ
１２の出力Ｑに入力端子１３を接続した構成となってい
る。イクスクルーシブＯＲは一般的にＥＸ−ＯＲと呼ば
れる。

【００２６】図２にも示されているように、Ｒ／Ｗ端子
１１は、時刻ｔ０まではＨ（ハイレベル）であり、セッ
トリセット・ラッチ１２はセットされており、従ってラ
ッチ１２のＱ出力もＨであり、出力端子１３もＨとな
る。

【００２７】次に時刻ｔ１になり、入力端子２，８に入
力信号が印加されると、トランジスタＱ１，Ｑ４がＯＮ
し、それぞれコレクタ電流ＩＣ１，ＩＣ４が流れる。電
流の関係はＩＣ１＝ＩＣ４＝Ｉ０＝Ｉｗとなる。

【００２８】次に時刻ｔ２において、入力端子３，７に
入力信号が印加されると、トランジスタＱ２，Ｑ３がＯ
Ｎし、それぞれコレクタ電流ＩＣ２，ＩＣ３が流れる。
電流の関係は、ＩＣ２＝ＩＣ３＝Ｉ０＝−Ｉｗとなり、
従ってコイルＬＨを流れるＩｗの電流波形は、図２に示
す様になる。

【００２９】時刻ｔ１において、トランジスタＱ１，Ｑ
４にコレクタ電流ＩＣ１，ＩＣ４が流れると、トランジ
スタＱ５，Ｑ６にもコレクタ電流ＩＣ５，ＩＣ６が流れ
る。コレクタ電流ＩＣ５，ＩＣ６は、次式で示される。

【００３０】

【００３１】但し、ＩＳ１，ＩＳ５，ＩＳ４，ＩＳ６
は、それぞれトランジスタＱ１，Ｑ５，Ｑ４，Ｑ６のベ
ースエミッタ順方向飽和電流である。またＫはボルツマ
ン定数，ｑは電子の電荷，Ｔは絶対温度を表す。

【００３２】次に、電流ＩＣ５，ＩＣ６により、抵抗Ｒ
１，Ｒ２には、ＶＲ１，ＶＲ３からなる電圧降下が発生
する。

【００３３】 ＶＲ１＝ＶＣＣ−Ｒ１×ＩＣ５ 〔Ｖ〕 …（６） ＶＲ３＝ＶＣＣ−Ｒ３×ＩＣ６ 〔Ｖ〕 …（７） ここで、ＩＳ１＝ＩＳ４，ＩＳ５＝ＩＳ６，Ｒ１＝Ｒ
３，Ｒ２＝Ｒ４とすると、ＶＲ１＝ＶＲ３となる。

【００３４】又、ＩＣ１，ＩＣ４が流れている間は、Ｉ
Ｃ５，ＩＣ６も流れている為、入力ＶＲ１，ＶＲ３の波
形は図２に示す様になる。入力ＶＲ１，ＶＲ３は、イク
スクルーシブＯＲゲート１０の入力となるが、ＶＲ１と
ＶＲ３は同じ波形である為、イクスクルーシブＯＲゲー
ト１０の出力はＬ（ロウ）レベルのままとなる。従っ
て、セットリセット・ラッチ１２はリセットされず、そ
の出力ＱはＨのままとなり、出力端子１３もＨのままと
なる。

【００３５】次に、図１，図３により、負荷オープン時
の動作について説明する。Ｒ／Ｗ端子１１は、時刻ｔ０
まではＨであり、セットリセット・ラッチ１２はセット
されており、従って、そのＱ出力もＨであり、出力端子
１３もＨとなる。

【００３６】次に、時間ｔ１になり、入力端子２，８に
入力信号が印加されると、トランジスタＱ１，Ｑ４がＯ
Ｎするが、負荷がオープンの為、ＩＣ１は０となる。し
かし、トランジスタＱ４にはトランジスタＱ３を通し
て、ＩＣ４が流れる。ＩＣ４とＩ０の関係はＩＣ４＝Ｉ
０となる。前記（４），（５）式より、トランジスタＱ
６にはＩＣ６が流れるが、トランジスタＱ５にはＩＣ５
は流れない。従って、ＶＲ１，ＶＲ３は、前記（６），
（７）式より、ＶＲ１＝ＶＣＣ，ＶＲ３＝ＶＣＣ−Ｒ３
×ＩＣ６となる。

【００３７】以上より、時間ｔ１において、イクスクル
ーシブＯＲゲート１０の入力はＨ，Ｌとなる為、イクス
クルーシブＯＲゲート１０の出力はＨとなる。従って、
時刻ｔ０において、セットリセット・ラッチ１２はリセ
ットされる為、そのＱ出力はＬとなり、出力端子１３も
Ｌとなる。

【００３８】以上説明した様に、正常負荷時は出力端子
１３はＨ，負荷オープン時には出力端子１３はＬとなる
為、負荷状態が正常がオープンかを判定する事が出来
る。

【００３９】

【発明の効果】以上説明した様に、本発明の負荷オープ
ン検出回路は、特にトランジスタＱ５，Ｑ６により、ト
ランジスタＱ１，Ｑ４に流れる電流を検出する事によ
り、負荷状態を検出している為、負荷のＬＨの値に左右
されず４個の入力端子に印加される信号の入力周波数を
選ぶ事が出来るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の負荷オープン検出回路を示
す回路図である。

【図２】正常負荷時の図１の各部の動作波形を示す波形
図である。

【図３】負荷オープン時の図１の動作波形を示す波形図
である。

【図４】従来の負荷オープン検出回路を示す回路図であ
る。

【図５】正常負荷時の図４の各部の動作波形を示す波形
図である。

【図６】負荷オープン時の図４の動作波形を示す波形図
である。

【符号の説明】

Ｑ１〜Ｑ７ ＮＰＮトランジスタ ＬＨ 負荷インダクタンス ＲＨ 負荷抵抗 １ ＶＣＣ端子 ２，３，７，８ 入力端子 ４，６ Ｘ，Ｙ端子 ９，１６ 定電流源 １０ イクスクルーシブＯＲゲート １１ Ｒ／Ｗ端子 １２ セットリセット・ラッチ １３ 出力端子 １４ クランプ回路 １５ コンデンサ １７ 基準電圧 １８ 比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１，第２の入力端子をそれぞれベース
   に接続した第１，第２のトランジスタの第１の直列体
   と、第３，第４の入力端子をそれぞれベースに接続した
   第３，第４のトランジスタの第２の直列体とを有し、前
   記第１，第２の直列体のそれぞれの共通接続点をＸ，Ｙ
   端子となしたＨブリッジ型の負荷オープン検出回路にお
   いて、前記第１のトランジスタのベースにベースを、コ
   レクタに抵抗を介してコレクタを、エミッタに抵抗を介
   してエミッタをそれぞれ接続した第５のトランジスタ
   と、前記第４のトランジスタのベースにベースを、コレ
   クタに前記第３のトランジスタ及び抵抗を介してコレク
   タを、エミッタに抵抗を介してエミッタをそれぞれ接続
   した第６のトランジスタと、前記第５のトランジスタの
   コレクタと前記第６のトランジスタのコレクタとを入力
   する論理ゲートと、前記論理ゲートの出力をリセット入
   力に、外部信号入力をセット入力にそれぞれ接続したセ
   ットリセット・ラッチとを設けたことを特徴とする負荷
   オープン検出回路。
2. 【請求項２】 論理ゲートが、排他的ＯＲゲートである
   請求項１に記載の負荷オープン検出回路。