JPH06110792A - 書き換え可能なｐｒｏｍにおける冗長ビット制御回路 - Google Patents
書き換え可能なｐｒｏｍにおける冗長ビット制御回路Info
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- JPH06110792A JPH06110792A JP4279514A JP27951492A JPH06110792A JP H06110792 A JPH06110792 A JP H06110792A JP 4279514 A JP4279514 A JP 4279514A JP 27951492 A JP27951492 A JP 27951492A JP H06110792 A JPH06110792 A JP H06110792A
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- 101100521334 Mus musculus Prom1 gene Proteins 0.000 claims description 22
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 書き換え可能なPROMにおける冗長ヒ゛ット制御回
路において、冗長ヒ゛ット用にメモリ 領域を占有されることな
く、冗長ヒ゛ットへの書き込みと読み出しを可能とする。 【構成】 書込／読出信号制御回路１は、PROMへのアクセス
サイス゛、フ゜ロク゛ラミンク゛モ―ト゛であることを示すフ゜ロク゛ラミンク゛モ
―ト゛信号、アト゛レスハ゛ス 及び読出／書込切替信号を入力と
し、前記フ゜ロク゛ラミンク゛モ―ト゛時の前記アクセスサイス゛の違いによ
り前記書き込みと読み出しを制御する。
路において、冗長ヒ゛ット用にメモリ 領域を占有されることな
く、冗長ヒ゛ットへの書き込みと読み出しを可能とする。 【構成】 書込／読出信号制御回路１は、PROMへのアクセス
サイス゛、フ゜ロク゛ラミンク゛モ―ト゛であることを示すフ゜ロク゛ラミンク゛モ
―ト゛信号、アト゛レスハ゛ス 及び読出／書込切替信号を入力と
し、前記フ゜ロク゛ラミンク゛モ―ト゛時の前記アクセスサイス゛の違いによ
り前記書き込みと読み出しを制御する。
Description
【０００１】
【産業上の利用分野】本発明は、基板実装状態で書き換
え可能なPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時の冗長ヒ゛ットへ
の書き込み及び読み出しを制御する回路に関する。
え可能なPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時の冗長ヒ゛ットへ
の書き込み及び読み出しを制御する回路に関する。
【０００２】
【従来の技術】基板実装状態で書き換え可能なPROMへの
書き込みは、素子によるハ゛ラツキ がある為素子単位で行
う。冗長ヒ゛ットのために割り当てられた素子への書き込み
と読み出しを行うには、冗長ヒ゛ットはテ゛―タハ゛ス に接続さ
れていない為、従来は冗長ヒ゛ット用にメモリ 領域を割り当て
たり、あるいは冗長ヒ゛ット用にハ゛ンク切り替えを行いメモリ 領
域を割り当てることによって行われていた。図４は、従
来技術の冗長ヒ゛ット用にメモリ領域を割り当てる制御回路の
一例を示すフ゛ロック 図である。書込／読出信号制御回路10
は、PROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時に'1' となるフ゜ロク
゛ラミンク゛モ―ト゛信号と、読み出し時に'1' 、書き込み時に
'0' となる読出／書込切替信号と、アト゛レスハ゛スを入力し、
テ゛―タヒ゛ット書込信号をテ゛―タヒ゛ット用PROM23へ出力し、チェ
ックヒ゛ット書込信号及びチェックヒ゛ット読出信号をチェックヒ゛ット用PROM
24へ出力する。そして、テ゛―タヒ゛ット用PROM23はテ゛―タヒ゛
ットを記憶し、チェックヒ゛ット用PROM24はチェックヒ゛ットを記憶する。
ハ゛ッファ5 は書込／読出信号制御回路10からチェックヒ゛ット読出
信号を入力すると、チェックヒ゛ット用PROM24からチェックヒ゛ットを読
出して記憶する。ECC2はチェックヒ゛ットの生成とエラ― の検出
及び訂正を行う。
書き込みは、素子によるハ゛ラツキ がある為素子単位で行
う。冗長ヒ゛ットのために割り当てられた素子への書き込み
と読み出しを行うには、冗長ヒ゛ットはテ゛―タハ゛ス に接続さ
れていない為、従来は冗長ヒ゛ット用にメモリ 領域を割り当て
たり、あるいは冗長ヒ゛ット用にハ゛ンク切り替えを行いメモリ 領
域を割り当てることによって行われていた。図４は、従
来技術の冗長ヒ゛ット用にメモリ領域を割り当てる制御回路の
一例を示すフ゛ロック 図である。書込／読出信号制御回路10
は、PROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時に'1' となるフ゜ロク
゛ラミンク゛モ―ト゛信号と、読み出し時に'1' 、書き込み時に
'0' となる読出／書込切替信号と、アト゛レスハ゛スを入力し、
テ゛―タヒ゛ット書込信号をテ゛―タヒ゛ット用PROM23へ出力し、チェ
ックヒ゛ット書込信号及びチェックヒ゛ット読出信号をチェックヒ゛ット用PROM
24へ出力する。そして、テ゛―タヒ゛ット用PROM23はテ゛―タヒ゛
ットを記憶し、チェックヒ゛ット用PROM24はチェックヒ゛ットを記憶する。
ハ゛ッファ5 は書込／読出信号制御回路10からチェックヒ゛ット読出
信号を入力すると、チェックヒ゛ット用PROM24からチェックヒ゛ットを読
出して記憶する。ECC2はチェックヒ゛ットの生成とエラ― の検出
及び訂正を行う。
【０００３】
【発明が解決しようとする課題】上述した従来の書き換
え可能なPROMにおける冗長ヒ゛ット制御回路では、フ゜ロク゛ラミン
ク゛モ―ト゛信号、読出／書込切替信号及びアト゛レスハ゛スにより
テ゛―タヒ゛ット書込信号、冗長ヒ゛ット書込信号及び冗長ヒ゛ット読
出信号を制御していた。しかしながら、書き換え可能な
PROMの容量の増加に伴い冗長ヒ゛ット用のメモリ 領域も増加す
るので、メモリ 領域を圧迫する欠点があった。また、ハ゛ンク
切り替えを行う場合は、基板実装状態で書き換え可能な
PROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時にハ゛ンク切り替えを伴う
ため、フ゜ロク゛ラミンク゛の制御が複雑になるという欠点があっ
た。本発明は上述した事情から成されたものであり、本
発明の目的は、冗長ヒ゛ット用にメモリ 領域を占有されること
なく、冗長ヒ゛ットへの書き込みと読み出しを可能とする、
冗長ヒ゛ット制御回路を提供することにある。
え可能なPROMにおける冗長ヒ゛ット制御回路では、フ゜ロク゛ラミン
ク゛モ―ト゛信号、読出／書込切替信号及びアト゛レスハ゛スにより
テ゛―タヒ゛ット書込信号、冗長ヒ゛ット書込信号及び冗長ヒ゛ット読
出信号を制御していた。しかしながら、書き換え可能な
PROMの容量の増加に伴い冗長ヒ゛ット用のメモリ 領域も増加す
るので、メモリ 領域を圧迫する欠点があった。また、ハ゛ンク
切り替えを行う場合は、基板実装状態で書き換え可能な
PROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時にハ゛ンク切り替えを伴う
ため、フ゜ロク゛ラミンク゛の制御が複雑になるという欠点があっ
た。本発明は上述した事情から成されたものであり、本
発明の目的は、冗長ヒ゛ット用にメモリ 領域を占有されること
なく、冗長ヒ゛ットへの書き込みと読み出しを可能とする、
冗長ヒ゛ット制御回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、基板実装状態
で書き換え可能なPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時の冗
長ヒ゛ットへの書き込み及び読み出しを制御する回路に関す
るものであり、本発明の上記目的は、前記PROMへのアクセス
サイス゛、前記フ゜ロク゛ラミンク゛モ―ト゛であることを示すフ゜ロク゛ラミン
ク゛モ―ト゛信号、アト゛レスハ゛ス及び読出／書込切替信号を入力
し、前記フ゜ロク゛ラミンク゛モ―ト゛時の前記アクセスサイス゛の違いによ
り前記書き込みと読み出しを制御する回路を具備するこ
とによって達成される。
で書き換え可能なPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時の冗
長ヒ゛ットへの書き込み及び読み出しを制御する回路に関す
るものであり、本発明の上記目的は、前記PROMへのアクセス
サイス゛、前記フ゜ロク゛ラミンク゛モ―ト゛であることを示すフ゜ロク゛ラミン
ク゛モ―ト゛信号、アト゛レスハ゛ス及び読出／書込切替信号を入力
し、前記フ゜ロク゛ラミンク゛モ―ト゛時の前記アクセスサイス゛の違いによ
り前記書き込みと読み出しを制御する回路を具備するこ
とによって達成される。
【０００５】
【実施例】図１は本発明の書き換え可能なPROMにおける
冗長ヒ゛ット制御回路の一実施例を図４に対応させて示すフ゛
ロック 図であり、同一構成箇所は同符号を付して説明を省
略する。図１において基板実装状態で書き換え可能なPR
OMとしてフラッシュ EEPROMを用いる。冗長ヒ゛ットとしてはエラ―
の検出と訂正を行うECC2の為のチェックヒ゛ットを想定し、テ゛
―タヒ゛ット用PROM3 へのテ゛―タヒ゛ットの書き込みとチェックヒ゛ット
用PROM4 へのチェックヒ゛ットの書き込み及び読み出しを行うフ゜
ロク゛ラミンク゛モ―ト゛時の説明をする。また、フラッシュ EEPROMは
一素子あたり8 ヒ゛ットとし、テ゛―タハ゛ス は16ヒ゛ット、チェックヒ゛
ットは8 ヒ゛ットとする。アクセスサイス゛はアクセスサイス゛識別信号が'0',
'1' に対応してハ゛イトとワ―ト゛の２種類とし、フ゜ロク゛ラミンク゛
モ―ト゛時にフラッシュ EEPROMへハ゛イトアクセスをするとテ゛―タヒ゛ット
へのアクセスをし、ワ―ト゛アクセスをするとチェックヒ゛ットへのアクセスを
するものとする。書込／読出信号制御回路１は、フラッシュ
EEPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時に'1' となるフ゜ロク゛ラ
ミンク゛モ―ト゛信号と、読み出し時に'1' 、書き込み時'0'
となる読出／書込切替信号と、アト゛レスハ゛スと、ワ―ト゛アクセス
時に'1' 、ハ゛イトアクセス時に'0' となるアクセスサイス゛識別信号を
入力し、テ゛―タヒ゛ット書込信号をテ゛―タヒ゛ット用フラッシュ EEPR
OMへ出力し、チェックヒ゛ット書込信号及びチェックヒ゛ット読出信号を
チェックヒ゛ット用フラッシュ EEPROMへ出力する。
冗長ヒ゛ット制御回路の一実施例を図４に対応させて示すフ゛
ロック 図であり、同一構成箇所は同符号を付して説明を省
略する。図１において基板実装状態で書き換え可能なPR
OMとしてフラッシュ EEPROMを用いる。冗長ヒ゛ットとしてはエラ―
の検出と訂正を行うECC2の為のチェックヒ゛ットを想定し、テ゛
―タヒ゛ット用PROM3 へのテ゛―タヒ゛ットの書き込みとチェックヒ゛ット
用PROM4 へのチェックヒ゛ットの書き込み及び読み出しを行うフ゜
ロク゛ラミンク゛モ―ト゛時の説明をする。また、フラッシュ EEPROMは
一素子あたり8 ヒ゛ットとし、テ゛―タハ゛ス は16ヒ゛ット、チェックヒ゛
ットは8 ヒ゛ットとする。アクセスサイス゛はアクセスサイス゛識別信号が'0',
'1' に対応してハ゛イトとワ―ト゛の２種類とし、フ゜ロク゛ラミンク゛
モ―ト゛時にフラッシュ EEPROMへハ゛イトアクセスをするとテ゛―タヒ゛ット
へのアクセスをし、ワ―ト゛アクセスをするとチェックヒ゛ットへのアクセスを
するものとする。書込／読出信号制御回路１は、フラッシュ
EEPROMにおけるフ゜ロク゛ラミンク゛モ―ト゛時に'1' となるフ゜ロク゛ラ
ミンク゛モ―ト゛信号と、読み出し時に'1' 、書き込み時'0'
となる読出／書込切替信号と、アト゛レスハ゛スと、ワ―ト゛アクセス
時に'1' 、ハ゛イトアクセス時に'0' となるアクセスサイス゛識別信号を
入力し、テ゛―タヒ゛ット書込信号をテ゛―タヒ゛ット用フラッシュ EEPR
OMへ出力し、チェックヒ゛ット書込信号及びチェックヒ゛ット読出信号を
チェックヒ゛ット用フラッシュ EEPROMへ出力する。
【０００６】図２は、本発明装置の書込／読出信号制御
回路１の詳細例を示すフ゛ロック 図であり、アト゛レステ゛コ―タ゛
11、論理否定回路12、13及び論理積回路14〜19で成る。
図３は、図２に示す回路の動作例を説明するタイムチャ―ト
である。図３を用いて順に本発明の実施例の説明を行
う。サイクル1 とサイクル2 では、フ゜ロク゛ラミンク゛モ―ト゛信号が'0'
である為、テ゛―タヒ゛ット書込信号、チェックヒ゛ット書込信号及び
チェックヒ゛ット読出信号は出力されない。サイクル3 では、フ゜ロク゛ラ
ミンク゛モ―ト゛の書き込み状態でワ―ト゛アクセスの為、チェックヒ゛ット
書込信号が出力される。この時、テ゛―タハ゛ス には０、１
番地に書き込む16ヒ゛ットのテ゛―タが書き込まれるので、EC
C2により生成されたチェックヒ゛ットがチェックヒ゛ット用フラッシュ EEPROM
に書き込まれる。サイクル4 では、フ゜ロク゛ラミンク゛モ―ト゛の読み
出し状態でワ―ト゛アクセスの為、チェックヒ゛ット読出信号が出力さ
れる。この時、チェックヒ゛ット用フラッシュ EEPROM4 からハ゛ッファ 5
を通してチェックヒ゛ットがテ゛―タハ゛ス に読み出される。サイクル5
では、フ゜ロク゛ラミンク゛モ―ト゛の書き込み状態でハ゛イトアクセスの
為、テ゛―タヒ゛ット書込信号が出力される。この時、テ゛―タ
ハ゛ス の内容がECC2を通してテ゛―タヒ゛ット用フラッシュ EEPROM3
に書き込まれる。
回路１の詳細例を示すフ゛ロック 図であり、アト゛レステ゛コ―タ゛
11、論理否定回路12、13及び論理積回路14〜19で成る。
図３は、図２に示す回路の動作例を説明するタイムチャ―ト
である。図３を用いて順に本発明の実施例の説明を行
う。サイクル1 とサイクル2 では、フ゜ロク゛ラミンク゛モ―ト゛信号が'0'
である為、テ゛―タヒ゛ット書込信号、チェックヒ゛ット書込信号及び
チェックヒ゛ット読出信号は出力されない。サイクル3 では、フ゜ロク゛ラ
ミンク゛モ―ト゛の書き込み状態でワ―ト゛アクセスの為、チェックヒ゛ット
書込信号が出力される。この時、テ゛―タハ゛ス には０、１
番地に書き込む16ヒ゛ットのテ゛―タが書き込まれるので、EC
C2により生成されたチェックヒ゛ットがチェックヒ゛ット用フラッシュ EEPROM
に書き込まれる。サイクル4 では、フ゜ロク゛ラミンク゛モ―ト゛の読み
出し状態でワ―ト゛アクセスの為、チェックヒ゛ット読出信号が出力さ
れる。この時、チェックヒ゛ット用フラッシュ EEPROM4 からハ゛ッファ 5
を通してチェックヒ゛ットがテ゛―タハ゛ス に読み出される。サイクル5
では、フ゜ロク゛ラミンク゛モ―ト゛の書き込み状態でハ゛イトアクセスの
為、テ゛―タヒ゛ット書込信号が出力される。この時、テ゛―タ
ハ゛ス の内容がECC2を通してテ゛―タヒ゛ット用フラッシュ EEPROM3
に書き込まれる。
【０００７】尚、以上においては基板実装状態で書き換
え可能なPROMとしてフラッシュ EEPROMを、冗長ヒ゛ットとしてエラ
― の検出と訂正を行うECC の為のチェックヒ゛ットを想定して
いるが、これらは基板実装状態で書き換え可能なPROMと
冗長ヒ゛ットに対して制限を付けるものではなく、EEPROM等
の他の基板実装状態で書き換え可能なPROMに対してや、
ハ゜リティヒ゛ット 等の他の冗長ヒ゛ットに対しても同様に適用可能
である。また、テ゛―タヒ゛ットへのアクセスをハ゛イトアクセスに限定し
ているが、これはフ゜ロク゛ラミンク゛モ―ト゛時のみであり、通常
動作時のテ゛―タヒ゛ットへのアクセスに制限を付けるものではな
い。さらに、本実施例ではテ゛―タハ゛ス を16ヒ゛ットとして説
明してあるが、他のテ゛―タハ゛ス 幅へも適用可能である。
え可能なPROMとしてフラッシュ EEPROMを、冗長ヒ゛ットとしてエラ
― の検出と訂正を行うECC の為のチェックヒ゛ットを想定して
いるが、これらは基板実装状態で書き換え可能なPROMと
冗長ヒ゛ットに対して制限を付けるものではなく、EEPROM等
の他の基板実装状態で書き換え可能なPROMに対してや、
ハ゜リティヒ゛ット 等の他の冗長ヒ゛ットに対しても同様に適用可能
である。また、テ゛―タヒ゛ットへのアクセスをハ゛イトアクセスに限定し
ているが、これはフ゜ロク゛ラミンク゛モ―ト゛時のみであり、通常
動作時のテ゛―タヒ゛ットへのアクセスに制限を付けるものではな
い。さらに、本実施例ではテ゛―タハ゛ス を16ヒ゛ットとして説
明してあるが、他のテ゛―タハ゛ス 幅へも適用可能である。
【０００８】
【発明の効果】以上のように本発明の書き換え可能なPR
OMにおける冗長ヒ゛ット制御回路によれば、メモリ 領域を圧迫
することなく、書き換え可能なPROMの容量を増やすこと
が出来ると共に、フ゜ロク゛ラミンク の制御が容易となる。
OMにおける冗長ヒ゛ット制御回路によれば、メモリ 領域を圧迫
することなく、書き換え可能なPROMの容量を増やすこと
が出来ると共に、フ゜ロク゛ラミンク の制御が容易となる。
【図１】本発明の書き換え可能なPROMにおける冗長ヒ゛ット
制御回路の一実施例を示すフ゛ロック 図である。
制御回路の一実施例を示すフ゛ロック 図である。
【図２】本発明装置の主要部の詳細例を示すフ゛ロック 図で
ある。
ある。
【図３】図２に示す回路の動作例を説明するタイムチャ―ト
である。
である。
【図４】従来の冗長ヒ゛ット用にメモリ 領域を割り当てる制御
回路の一例を示すフ゛ロック 図である。
回路の一例を示すフ゛ロック 図である。
1 、10 書込／読出信号制御回路 2 ECC 3 テ゛―タヒ゛ット用フラッシュ EEPROM 4 チェックヒ゛ット用フラッシュ EEPROM 5 ハ゛ッファ 11 アト゛レステ゛コ―タ゛ 12、13 論理否定回路 14〜19 論理積回路
Claims (1)
- 【請求項１】 基板実装状態で書き換え可能なPROMにお
けるフ゜ロク゛ラミンク゛モ―ト゛時の冗長ヒ゛ットへの書き込み及び読
み出しを制御する回路において、前記PROMへのアクセスサイス
゛、前記フ゜ロク゛ラミンク゛モ―ト゛であることを示すフ゜ロク゛ラミンク゛
モ―ト゛信号、アト゛レスハ゛ス及び読出／書込切替信号を入力
し、前記フ゜ロク゛ラミンク゛モ―ト゛時の前記アクセスサイス゛の違いによ
り前記書き込みと読み出しを制御する回路を備えたこと
を特徴とする書き換え可能なPROMにおける冗長ヒ゛ット制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279514A JPH06110792A (ja) | 1992-09-24 | 1992-09-24 | 書き換え可能なｐｒｏｍにおける冗長ビット制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279514A JPH06110792A (ja) | 1992-09-24 | 1992-09-24 | 書き換え可能なｐｒｏｍにおける冗長ビット制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110792A true JPH06110792A (ja) | 1994-04-22 |
Family
ID=17612099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279514A Pending JPH06110792A (ja) | 1992-09-24 | 1992-09-24 | 書き換え可能なｐｒｏｍにおける冗長ビット制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110792A (ja) |
-
1992
- 1992-09-24 JP JP4279514A patent/JPH06110792A/ja active Pending
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