JPH061445B2 - マイクロコンピュータにおけるチェックサム回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、マイクロコンピュータシステムにおいて、
一連のメモリ領域をブロック転送する際に、転送された
データの有効性をチェックするために用いる、マイクロ
コンピュータにおけるチェックサム回路に関する。

従来技術 コンピュータシステムにおいて、メモリに記憶された情
報を読み出すとき、あるいは、情報をメモリに記憶せし
めるときに、そのデータ転送に誤りがなかったか否かを
判断する手法は、種々のものが提案されており、その最
も単純なものは、転送データをビット単位にチェックす
る垂直パリティ方式である。

しかしながら、このものは、１ワードまたは１バイトの
データの中のビット情報に着目するものであるから、多
数ワード、または、多数バイトのデータを、いわゆるブ
ロック転送する際の、ワードまたはバイト単位の転送誤
りを適確に検出することは至難であって、これに対処す
る手法として、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕ
ｎｄａ−ｎｃｙ Ｃｈｅｃｋ（ＣＲＣ））方式や水平パ
リティチェック方式が知られており、殊に、後者は、転
送すべき多数ワードまたは多数バイトのデータの各対応
ビット間の累積合計からなるパリティワードの内容を以
って、転送誤りを検知するための情報源とするもので、
サムチェック方式とも呼ばれる周知の方法である。ま
た、これらの方式によるときは、単に、ブロック転送の
際に発生する転送誤りの検出のみならず、引き続く２回
のブロック転送の間におけるデータの同一性のチェック
ができるものであるから、その間に、プログラムミス等
によって、同一に保たれるべきデータ内容の破壊が発生
したことも、容易に検出できるものである。

而して、従来のコンピュータシステム、殊に、マイクロ
コンピュータシステムにおいて、かかるサムチェック方
式を実現しようとするときは、パリティワードを記憶す
べきチェックサムレジスタを、システムの入出力機器と
して外付けするとともに、１ワードまたは１バイトのデ
ータを転送する都度、そのデータ内容を前記チェックサ
ムレジスタにも転送し、一連のブロック転送の最後に、
当該チェックサムレジスタの内容を読み取る操作が必要
であったから（第５図）、この方式を実行するときは、
チェックサムをとらない場合に比して、同図中のブログ
ラムステップ（１）、（３）、（６）が余分の動作とな
り、したがって、転送に要する処理時間が極端に長くな
るという重大なる欠点が避けられないものであった。た
とえば、インテル社製の８０８６系マイクロコンピュー
タを中央演算装置として使用したシスタムにおいては、
１０２４バイトのブロック転送を行なうとき、チェック
サムをとらないときは、リピートプリフィックス命令と
ストリング操作命令とを活用することによって、約５１
３０クロックの処理時間で済むのに対して、チェックサ
ムをとるときは、高速の前記各命令を活用できないこと
と、１ワード（２バイト）ごとに、外付けのチェックサ
ムレジスタへのデータ転送を要することとが相俟って、
同一バイト数のブロック転送に、約１７９４０クロック
もの処理時間を要するものである。

そこで、この発明の目的は、かかる従来技術の実情に鑑
み、いかなるタイプの転送命令を使用するとしても、シ
ステムのバス上には、１ワードまたは１バイトの転送単
位ごとに、そのアドレス信号とデータ信号とが時系列的
に現われることに着目し、このデータ信号を、ビット単
位に逐次加算するための全加算器とチェックサムレジス
タとをバスに接続することによって、チェックサムレジ
スタには、ハードウェアを介して、前記データ信号のチ
ェックサムを集積することができるから、中央演算装置
に対して、余分な処理時間を殆んど付加することなしに
チェックサムをとることができる、新規の、マイクロコ
ンピュータにおけるチェックサム回路を提供することに
ある。

問題点を解決するための手段 而して、かかる目的を達成するためのこの発明の構成
は、ブロック転送の際に、バス上に時系列的に現われる
データ信号をビット単位に加算する全加算器と、該全加
算器の出力を貯えるチェックサムレジスタと、該チェッ
クサムレジスタの内容をバスに出力するドライバとを備
え、チェックサムレジスタは、入出力機器として、その
内容の読取りと消去とができるようにするとともに、ア
ドレスデコーダを設けて、チェックサムをとるべきアド
レス範囲の設定ができるようにしたことをその要旨とす
る。

作 用 かかる構成によれば、ブロック転送が行なわれる際に
は、その転送単位たる１ワードまたは１バイトごとに、
バス上には、アドレス信号とデータ信号とが現われるか
ら、アドレス信号の内容が前記アドレスデコーダに設定
される範囲内であるときにのみ、前記全加算器が、バス
上のデータ信号のビット単位の加算を行ない、その結果
をチェックサムレジスタに累積せしめることによって、
余分な処理時間を殆んど要することなく、当該ブロック
転送に当ってのチェックサムを得ることができるととも
に、チェックサムレジスタの内容の読取りと消去とを行
なうことによって、得られたチェックサムの、中央演算
装置による読取りと、チェックサムレジスタのイニシャ
ライズとを行なうことができるものである。

実施例 以下、図面を以って実施例を説明する。

マイクロコンピュータにおけるチェックサム回路１０
は、全加算器１３と、チェックサムレジスタ１４と、ド
ライバ１５と、アドレスデコーダ１８とを主要要素とし
てなる（第１図）。

マイクロコンピュータシステムは、中央演算装置（ＣＰ
Ｕ）１と、メモリユニット２と、１または２以上の入出
力機器３とが、システムバス（以下、単に、バスとい
う）９を以って接続されて形成されており、チェックサ
ム回路１０は、このバス９に接続されている。

バス９は、データバス９ａと、コントロールバス９ｂ
と、アドレスバス９ｃとからなり、中央演算装置１と、
メモリユニット２、または、入出力機器３との間は、バ
ス９を介して接続されているから、これらの装置の相互
間においてデータ転送を行なう都度、データバス９ａ、
コントロールバス９ｂ、アドレスバス９ｃ上には、それ
ぞれ、時系列的に、所定のデータ信号、制御信号、アド
レス信号が現われるものである。ただし、ここでは、デ
ータバス９ａは、１６ビットのデータ信号Ｄ０〜Ｄ15を
同時に搬送するために１６本の信号線からなり、アドレ
スバス９ｃは、２０ビットのアドレス信号Ａ０〜Ａ19を
同時に搬送するために２０本の信号線からなるものと
し、また、コントロールバス９ｂは、所要の適当なる本
数の信号線からなるものとする。

全加算器１３は、１６ビットのフルアダーであって、そ
の入力は、排他的論理和回路１１と、テンポラリレジス
タ１２とを介して、バス９のデータバス９ａに接続され
ている。すなわち、データバス９ａの下位８ビットＤ０
〜Ｄ７は、排他的論理和回路１１を介して、また、上位
８ビットＤ８〜Ｄ15は、直接に、それぞれ、テンポラリ
レジスタ１２に入力され、テンポラリレジスタ１２の出
力は、そのまま、全加算器１３の入力となっている。ま
た、アドレスバス９ｃの最下位ビットＡ０を除く下位８
ビットＡ１〜Ａ８が、排他的論理和回路１１に入力され
ている。

チェックサムレジスタ１４は、全加算器１３の出力を入
力とする１６ビットのレジスタであって、その出力は、
全加算器１３にフィードバックされるとともに、ドライ
バ１５を介して、データバス９ａに接続されている。た
だし、第１図においては、データバス９ａから、排他的
論理和回路１１、テンポラリレジスタ１２、全加算器１
３、チェックサムレジスタ１４、ドライバ１５に至る回
路は、１６ビットのデータ信号Ｄ０〜Ｄ15の下位８ビッ
トＤ０〜Ｄ７と上位８ビツトＤ８〜Ｄ15とを、それぞ
れ、別の信号線として書き表わしてある。

アドレスバス９ｃには、入出力ポートコンパレータ１６
が接続されている。入出力ポートコンパレータ１６に
は、アドレスバス９ｃの下位１６ビットＡ０〜Ａ15が入
力されるとともに、１６ビットのディップスイッチから
なる入出力ポート設定スイッチ１６ａも入力されてお
り、また、その出力は、コントロールバス９ｂから入出
力制御信号ＩＯＲ、ＩＯＷとともに、入出力制御部１７
に入力されている。さらに、入出力制御部１７の出力
は、出力信号Ｓ１、Ｓ６として、それぞれ、チェックサ
ムレジスタ１４とドライバ１５とに接続されている。

アドレスバス９ｃの上位３ビットＡ17〜Ａ19には、アド
レスデコーダ１８が接続されていて、これには、コント
ロールバス９ｂからのリフレッシュ信号ＲＦＳＨも入力
されている。アドレスデコーダ１８の出力は、コントロ
ールバス９ｂからのメモリ読取り・書込み制御信号ＭＲ
Ｃ、ＭＷＣとともに、出力信号Ｓ２として、タイミング
制御部１９に入力される一方、タイミング制御部１９の
出力は、テンポラリレジスタ１２とチェックサムレジス
タ１４とに接続されている。

メモリユニット２は、本体ＲＡＭ２ａと、バンクＲＡＭ
窓口２ｂを介して切り換えられる複数のバンクＲＡＭ２
ｃ、２ｃ…と、バンクＲＡＭ２ｃ、２ｃ…を切り換える
ためのバンクレジスタ２ｄとを含んでなるものとする
（第２図）。すなわち、本体ＲＡＭ２ａのメモリ容量の
不足を補うために、複数のバンクＲＡＭ２ｃ、２ｃ…を
用意し、このバンクＲＡＭ２ｃ、２ｃ…の任意の１個
を、バンクレジスタ２ｄに設定したインデクスによって
指定することにより、本体ＲＡＭ２ａと、指定されたバ
ンクＲＡＭ２ｃとを合体したメモリ領域を完成し（第３
図）、中央演算装置１は、その２０ビットのアドレス信
号Ａ０〜Ａ19によって、本体ＲＡＭ２ａと指定されたバ
ンクＲＡＭ２ｃとからなるメモリ領域の全域をアクセス
できるものである。ただし、すべてのバンクＲＡＭ２
ｃ、２ｃ…の容量は同一であるものとし、そのアドレス
範囲ＡＤ１〜ＡＤ２は固定されていて、バンクＲＡＭ窓
口２ｂのアドレス範囲ＡＤ１〜ＡＤ２と合致しているも
のとする。このようにして、本体ＲＡＭ２ａと、任意に
切換え可能な複数のバンクＲＡＭ２ｃ、２ｃ…とによっ
て、中央演算装置１がアクセス可能なメモリ領域を完成
するので、中央演算装置１によって直接アクセス可能な
ＲＡＭ領域を、ほとんど無制限に拡張できるものであ
る。

なお、バンクＲＡＭ２ｃ、２ｃ…とバンクＲＡＭ窓口２
ｂとの各アドレス範囲ＡＤ１〜ＡＤ２は、ラウンドナン
バとし、アドレスデコーダ１８に入力されるアドレスバ
ス９ｃの上位３ビットＡ17〜Ａ19によって、このアドレ
ス範囲ＡＤ１〜ＡＤ２の上下限値ＡＤ１、ＡＤ２が表現
できるものとする。

いま、指定されたバンクＲＡＭ２ｃに含まれる任意のフ
ァイルｆｂを、本体ＲＡＭ２ａの任意の領域にあるファ
イルｆｍにブロック転送するに当って、チェックサムを
とることを考える。

まず、中央演算装置１において出力命令を実行して、チ
ェックサムレジスタ１４の内容を消去し、そのイニシャ
ライズを行なう。すなわち、入出力ポート設定スイッチ
１６ａにおいて設定された入出力ポート番号をオペラン
ドとする出力命令を実行すると、アドレスバス９ｃに
は、当該入出力ポート番号を示すアドレス信号Ａ０〜Ａ
15が現われるから、入出力ポートコンパレータ１６は、
アドレスバス９ｃと入出力ポート設定スイッチ１６ａと
からの各入力信号の一致を検出して、その出力を発生す
る。一方、出力命令の実行によって、コントロールバス
９ｂの出力制御信号ＩＯＷが発生するから、前記入出力
ポートコンパレータ１６の出力と出力制御信号ＩＯＷと
を入力とする入出力制御部１７は、出力信号Ｓ１を発生
し（第４図の信号波形Ｓ１、以下、単に、（Ｓ１）のよ
うに記す）、これによって、チェックサムレジスタ１４
の内容を消去して、チェックサムレジスタ１４のイニシ
ャライズを行なう。チェックサムレジスタ１４がイニシ
ャライズされれば、その出力が全加算器１３にフィード
バックされているから、全加算器１３も、その内容がク
リアされてイニシャライズされる。

次いで、中央演算装置１は、ファイルｆｂの最初の１ワ
ードをファイルｆｍに転送するべく、ファイルｆｂの最
初のワードのアドレスにアクセスする。これによって、
アドレスバス９ｃには、当該アドレスに対応するアドレ
ス信号Ａ０〜Ａ19が現われるが（Ａ０〜Ａ19）、このと
き、あらかじめ、アドレスデコーダ１８には、バンクＲ
ＡＭ窓口２ｂのスタートアドレスＡＤ１とエンドアドレ
スＡＤ２とを設定しておくものとする。而して、ファイ
ルｆｂは、バンクＲＡＭ窓口２ｂと同一のアドレス範囲
ＡＤ１〜ＡＤ２を有するバンクＲＡＭ２ｃに含まれるも
のであるから、ファイルｆｂの最初のワードのアドレス
は、当然に、アドレス範囲ＡＤ１〜ＡＤ２の中にある。
そこで、アドレスデコーダ１８は、アドレスバス９ｃに
現われるアドレス信号Ａ０〜Ａ19が、設定されたアドレ
ス範囲ＡＤ１〜ＡＤ２の間にあるときに、その出力信号
Ｓ２を発生するものとし、アドレス信号Ａ０〜Ａ19がア
ドレス範囲ＡＤ１〜ＡＤ２に含まれないとき、その出力
信号Ｓ２を発生しないような、一種の、コンパレータと
ゲートとの組合せからなるものとすれば、前記の、ファ
イルｆｂの最初のワードへのアクセスの際には、アドレ
スデコーダ１８の出力信号Ｓ２が得られ（Ｓ２）、これ
がタイミング制御部１９に入力される。

一方、ファイルｆｂの最初のワードにアクセスするため
に、中央演算装置１によって実行される命令は、ファイ
ルｆｂの当該ワードの内容を読み取るための、メモリリ
ード命令であるから、コントロールバス９ｂのメモリ読
取り制御信号ＭＲＣが現われる（ＭＲＣ）。タイミング
制御部１９は、前記アドレスデコーダ１８の出力信号Ｓ
２と、コントロールバス９ｂのメモリ読取り制御信号Ｍ
ＲＣとを入力されて、出力信号Ｓ３を発生し（Ｓ３）、
これが、テンポラリレジスタ１２をイニシャライズす
る。

前記メモリリード命令の実行の結果、アドレスバス９ｃ
上のアドレス信号Ａ０〜Ａ19、コントロールバス９ｂの
メモリ読取り制御信号ＭＲＣは、ともに、バス９を介し
て、メモリユニット２にも供給されるから、メモリユニ
ット２は、これに呼応して、当該アドレスのメモリ内
容、すなわち、ファイルｆｂの最初のワードの内容を、
データバス９ａ上に、データ信号Ｄ０〜Ｄ15として出力
する（Ｄ０〜Ｄ15）。このデータ信号Ｄ０〜Ｄ15の下位
８ビットＤ０〜Ｄ７は、アドレスバス９ｃ上にある、ア
ドレス信号Ａ０〜Ａ19の最下位ビットＡ０を除いた下位
８ビットＡ１〜Ａ８とともに、排他的論理和回路１１に
入力されて、ここで、対応する各ビット相互間の排他的
論理和がとられ、その結果の８ビットと、データ信号Ｄ
０〜Ｄ15の上位８ビットＤ８〜Ｄ15とが、ともに、テン
ポラリレジスタ１２に入力される。

テンポラリレジスタ１２に対する入力データのセット
は、タイミング制御部１９の、別の出力信号Ｓ４によっ
て行なわれる。すなわち、出力信号Ｓ４は、メモリ読取
り制御信号ＭＲＣの復帰のタイミングで出力されるもの
とし（Ｓ４）、その時点においては、データバス９ａ上
には、データ信号Ｄ０〜Ｄ15が確定した信号として存在
している。このようにして、出力信号Ｓ４によって、テ
ンポラリレジスタ１２にセットされるデータは、データ
信号Ｄ０〜Ｄ15の上位８ビットＤ８〜Ｄ15と、データ信
号Ｄ０〜Ｄ15の下位８ビットＤ０〜Ｄ７が、それが記憶
されていたファイルｆｂの対応するワードのアドレスを
表わすアドレス信号Ａ０〜Ａ19の、最下位ビットＡ０を
除く下位８ビットＡ１〜Ａ８によって修飾されたものと
の組合せからなっている。

テンポラリレジスタ１２にセットされたデータは、その
まま、全加算器１３に入力されるから、全加算器１３の
現在内容との間において、全加算が行なわれるが、全加
算器１３は、先きに、入出力制御部１７からの出力信号
Ｓ１によって、チェックサムレジスタ１４がイニシャラ
イズされ、その結果がフィードバックされているので、
その内容は、全ビットがクリアされており、したがっ
て、ここでは、テンポラリレジスタ１２の内容が、その
まま、全加算器１３に転写されることになる。

タイミング制御部１９は、出力信号Ｓ４の出力後、遅延
時間Ｔａをおいて、別の出力信号Ｓ５をチェックサムレ
ジスタ１４に送り（Ｓ５）、チェックサムレジスタ１４
は、このタイミングを以って、全加算器１３の内容を取
り込んで記憶する。ただし、遅延時間Ｔａは、全加算器
１３の演算所用時間を見込んだ遅れ時間である。さら
に、チェックサムレジスタ１４の内容は、そのまま、全
加算器１３にフィードバックされるから、全加算器１３
においても、その内容が保持される。

中央演算装置１は、以上のチェックサム回路１０の動作
と併行して、データバス９ａ上のデータ信号Ｄ０〜Ｄ15
を、中央演算装置１内の、図示しない所定のレジスタに
読み取っている。

而して、中央演算装置１が、次に実行する命令は、読み
取ったデータＤ０〜Ｄ15を、ファイルｆｍの最初のワー
ドに格納するためのメモリライト命令である。このメモ
リライト命令に呼応して、アドレスバス９ｃ上には、フ
ァイルｆｍの当該ワードに対応するアドレス信号Ａ０〜
Ａ１９が現わえるが、このときのアドレス信号Ａ０〜Ａ
１９は、本体ＲＡＭ２ａに含まれているファイルｆｍ内
のワードを示すものであるから、このものは、アドレス
デコーダ１８に設定されているアドレス範囲ＡＤ１〜Ａ
Ｄ２の間になく、したがって、アドレスデコーダ１８
は、このメモリライト命令に対しては、何ら、その出力
信号Ｓ２を発生することがない。そのため、タイミング
制御部１９も、その出力信号Ｓ３、Ｓ４、Ｓ５のいずれ
をも発生することがなく、したがって、チェックサム回
路１０は、全体として、何らの動作もしない。しかしな
がら、この間においては、中央演算装置１から、ファイ
ルｆｍの所定アドレスのワードへのデータの転送が行な
われ、前記メモリライト命令の動作が遂行されることは
勿論である。

続いて、中央演算装置１は、ファイルｆｂの第２のワー
ドを転送すべく、メモリリード命令を実行する。このと
きのチェックサム回路１０の動作も、前記の、転送すべ
き最初のワードのメモリリード命令の実行に呼応するも
のと全く同様である。ただし、タイミング制御部１９か
らの出力信号Ｓ４によって、テンポラリレジスタ１２に
データがセットされた時点では、前述のように、全加算
器１３には、前回のメモリリード命令の実行の直後にお
けるチェックサムレジスタ１４の内容が保持されている
から、今回の全加算器１３の演算結果は、前回と今回と
の累積加算結果となり、この累積結果が、チェックサム
レジスタ１４にセットされるとともに、これが、全加算
器１３にフィードバックされて保持される。

引き続いて、中央演算装置１が実行するメモリライト命
令に対しては、前述のとおり、チェックサム回路１０
は、何ら、応答することがない。

以上の動作を繰り返して、ファイルｆｂの全ワードにつ
いての転送を完了すれば、チェックサムレジスタ１４の
内容として、ファイルｆｂの全ワードについて、その下
位８ビットＤ０〜Ｄ７が各ワードのアドレスの、最下位
ビットＡ０を除く下位８ビットＡ１〜Ａ８との間で排他
的論理和がとられたものと、上位８ビットＤ８〜Ｄ15と
の組合せからなるデータのチェックサムが得られること
になる。

次いで、中央演算装置１において、入出力ポート設定ス
イッチ１６ａに設定した入出力ポート番号をオペランド
とする入力命令を実行する。これに対応して、入出力ポ
ートコンパレータ１６は出力を発生するとともに、コン
トロールバス９ｂの入力制御信号ＩＯＲが現われるか
ら、入出力制御部１７は、これらの各信号に対応して、
出力信号Ｓ６を発生し、ドライブ１５を駆動する。ドラ
イバ１５には、チェックサムレジスタ１４の内容が入力
されているので、ドライバ１５は、入出力制御部１７か
らの出力信号Ｓ６を受けて、前記チェックサムレジスタ
１４の内容をデータバス９ａ上に出力し、したがって、
中央演算装置１は、前記入力命令の結果として、チェッ
クサムレジスタ１４に貯えられている、チェックサムを
読み取ることができるものである。

以上のチェックサム回路１０の動作は、本体ＲＡＭ２ａ
内のファイルｆｍから、バンクＲＡＭ２ｃ内のファイル
ｆｂへのブロック転送においても、全く同様であるか
ら、このときにも、チェックサムレジスタ１４にチェッ
クサムを集積し、中央演算装置１は、ドライバ１５とデ
ータバス９ａとを介して、その結果を読み取ることがで
きる。ただし、このとき、アドレスデコーダ１８は、ア
ドレス範囲ＡＤ１〜ＡＤ２の範囲たるファイルｆｂの各
ワードのアドレスに対してのみ、その出力信号Ｓ２を発
生することに変わりはなく、したがって、アドレスデコ
ーダ１８が出力信号Ｓ２を発生し、チェックサムレジス
タ１４にチェックサムを集積するのは、ファイルｆｍに
対するメモリリード命令の実行時ではなく、ファイルｆ
ｂに対するメモリライト命令の実行時である。よって、
タイミング制御部１９を動作せしめて、出力信号Ｓ３、
Ｓ４を発生せしめるのは、メモリ読取り制御信号ＭＲＣ
ではなく、メモリ書込み制御信号ＭＷＣとなる点、動作
が異なることになる。なお、一般に、データバス９ａ上
に現われるデータ信号Ｄ０〜Ｄ15の時間的長さは、メモ
リライト命令の実行時の方が、第４図に示すメモリリー
ド命令の実行時よりも長いので、チェックサム回路１０
の動作としては、メモリライト命令に呼応する今回の方
が、タイミング的に、大きな余裕が取れるものである。

以上のようにして、ファイルｆｂ、ｆｍ間のブロック転
送の際には、そのデータの転送方向がいずれの場合にあ
っても、チェックサムレジスタ１４に、チェックサムを
得ることができるので、たとえば、ファイルｆｍからフ
ァイルｆｂへの転送の際に得られたチェックサムを保存
しておき、次に、逆方向の転送の際に得られたチェック
サムとの比較を実施すれば、簡単に、これらのブロック
転送の際における転送誤りの有無、ないし、引き続く２
回のブロック転送の間におけるデータの同一性の有無の
検出ができるものである。

なお、アドレスデコーダ１８に入力されているリフレッ
シュ信号ＲＦＳＨは、チェックサム回路１０の動作に直
接関与するものではなく、メモリユニット２を構成する
メモリ素子としてダイナミックＲＡＭを使用したとき
に、アドレスＡＤ１〜ＡＤ２の範囲内の領域に対するメ
モリリフレッシュ動作がなされても、アドレスデコーダ
１８が不用意に出力信号Ｓ２を出力しないように、アド
レスデコーダ１８の動作を禁止する目的で入力されてい
るものである。

以上説明した実施例においては、排他的論理和回路１１
は、データ信号Ｄ０〜Ｄ15の下位８ビットＤ０〜Ｄ７
と、アドレス信号Ａ０〜Ａ19の、最下位ビットＡ０を除
く下位８ビットＡ１〜Ａ８との間において、各対応ビッ
ト間の排他的論理和をとっている。ここで、アドレス信
号Ａ０〜Ａ19について、最下位ビットＡ０を除いたの
は、同ビットが、ワード単位のメモリアクセスとバイト
単位のメモリアクセスとを切り換える情報として使用さ
れるインテル社製の８０８６系の中央演算装置１の使用
を想定したからであって、一般的には、排他的論理和回
路１１に入力すべきアドレス情報としては、バンクＲＡ
Ｍ２ｃのメモリ容量をカバーできるに足る、任意の下位
のビット数を使用するのがよい。すなわち、排他的論理
和回路１１は、データ信号Ｄ０〜Ｄ15を、アドレス信号
Ａ０〜Ａ19の一部で修飾することによって、ブロック転
送の途中における、ワード単位の交換的誤り（特定ワー
ドのアドレスが入れ替わってしまうタイプの誤りをい
う、以下同じ）が発生したことを検出するのが目的であ
るが、この交換的誤りに関与する一方のアドレスが、バ
ンクＲＡＭ２ｃの範囲を越えるような極端な誤りが生じ
たときは、別途用意したワードウェア的、または、ソフ
トウェア的保護方式によって、容易に、これを検出する
ことができるものである。しかしながら、排他的論理和
回路１１のビット数を大きくとって、データ信号Ｄ０〜
Ｄ15の全ビットに対して修飾を加えるようにしてもよい
ことは勿論であり、さらには、排他的論理和回路１１に
おける論理演算内容も、その他の、任意の、ビット単位
の論理演算内容に変更してもよいものである。

アドレスデコーダ１８に設定するアドレス範囲ＡＤ１〜
ＡＤ２は、バンクＲＡＭ窓口２ｂまたはバンクＲＡＭ２
ｃのスタートアドレスＡＤ１とエンドアドレスＡＤ２
を、そのまま、固定して使用するものとしたが、これに
代えて、転送元、または、転送先となるべきファイルｆ
ｂのスタートアドレスとエンドアドレスとを使用して、
転送の都度、これを可変設定するようにすることもでき
る。これによれば、ファイルｆｂの範囲を逸脱するよう
な交換的誤りが発生したときは、アドレスデコーダ１８
が、その出力信号Ｓ２を発生しないので、前記排他的論
理和回路１１によるデータ信号Ｄ０〜Ｄ７の修飾動作に
頼ることなく、チェックサムエラーとして、確実に、誤
り検出が可能となる。

以上の説明においては、ファイルｆｂ、ｆｍ間のデータ
転送は、１ワード単位の転送命令を繰り返すことによっ
て実現するように記したが、チェックサム回路１０の動
作としては、高速のリピートプリフィックス命令とスト
リング操作命令とを使用するときでも、何ら変更となる
所はない。すなわち、そのときであっても、アドレスバ
ス９ａ、コントロールバス９ｂ、データバス９ｃに時系
列的に現われる各信号の内容と順序は、前記説明と同一
であるからである。

また、この実施例においては、アドレう信号Ａ０〜Ａ１
９は２０ビットから構成され、データ信号Ｄ０〜Ｄ15は
１６ビットから構成されるとともに、転送動作はワード
単位で行なわれるものとして説明したが、これらの信号
が、他の任意のビット数で構成され、さらには、転送動
作がバイト単位で行なわれたとしても、この発明は、そ
の趣旨を、何わ変更することなく、そのまま適用できる
ものとする。

発明の効果 以上説明したようにこの発明によれば、ブロック転送の
際に、バス上に時系列的に現われるデータ信号をビット
単位に累積加算する全加算器と、該全加算器の出力を貯
えるチェックサムレジスタと、該チェックサムレジスタ
の内容をバスに出力するドライバとを備え、チェックサ
ムレジスタの内容の読取りと消去とができるようになす
とともに、チェックサムをとるべきアドレス範囲を設定
するためのアドレスデコーダを設けることによって、全
加算器とチェックサムレジスタとは、バスに現われるデ
ータ信号を分岐入力して、中央演算装置の処理時間を何
ら消費することなくチェックサムを集積することができ
るので、ソフトウェア的に処理する場合のように、中央
演算装置に余分な処理負担を強いることなく、適確に、
チェックサムをとることができるという、極めて優れた
効果がある。

加えて、バス上に、ワード単位またはバイト単位からな
る転送単位ごとに、データ信号とアドレス信号とが時系
列的に現われる限り、リピートプリフィックス命令とス
トリング操作命令との組合せによるときの如く、高速の
ブロック転送を行なうときにも、確実に、チェックサム
が得られ、しかも、このときも、これらの命令の高速性
を何ら損なうおそれがないという優れた効果もある。

また、すべての入出力信号が、マイクロコンピュータシ
ステムのバスに対して接続し得るものであるから、格別
のメモリチェック回路やメモリプロテクション機能のな
い、既存の、または、標準構成のシステムに対しても、
極めて簡単に付加することができるという実用的な効果
もある。

【図面の簡単な説明】

第１図ないし第４図は実施例を示し、第１図は全体ブロ
ック図、第２図はメモリユニットの構成概念図、第３図
はブロック転送の概念説明図、第４図は要部信号波形説
明図である。 第５図は従来技術を説明するプログラムフローチャート
である。 Ａ０〜Ａ19…アドレス信号 Ｄ０〜Ｄ15…データ信号 ２ｂ…バンクＲＡＭ窓口 ９…バス １３…全加算器 １４…チェックサムレジスタ １５…ドライバ １８…アドレスデコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ブロック転送の際に、バス上に時系列的に
   現われるデータ信号をビット単位に加算する全加算器
   と、該全加算器の出力を貯えるチェックサムレジスタ
   と、該チェックサムレジスタの内容を前記バスに出力す
   るドライバとを備え、前記チェックサムレジスタは、任
   意の入出力ポート番号を有する入出力機器として、内容
   の読取りと消去とが可能であるとともに、チェックサム
   をとるべきアドレス範囲を設定するためのアドレスデコ
   ーダを備えて、前記バス上に現われるアドレス信号が、
   前記アドレスデコーダによって設定された範囲内である
   ときにのみ、前記チェックサムをとるようにしたことを
   特徴とするマイクロコンピュータにおけるチェックサム
   回路。
2. 【請求項２】前記全加算器は、前記バス上のデータ信号
   を、前記バス上のアドレス信号によって修飾して加算す
   ることを特徴とする特許請求の範囲第１項記載のマイク
   ロコンピュータにおけるチェックサム回路。
3. 【請求項３】前記アドレスデコーダは、バンクＲＡＭ窓
   口に相当するアドレス範囲を設定してあることを特徴と
   する特許請求の範囲第１項または第２項記載のマイクロ
   コンピュータにおけるチェックサム回路。