JPH0611103B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0611103B2 JPH0611103B2 JP61019291A JP1929186A JPH0611103B2 JP H0611103 B2 JPH0611103 B2 JP H0611103B2 JP 61019291 A JP61019291 A JP 61019291A JP 1929186 A JP1929186 A JP 1929186A JP H0611103 B2 JPH0611103 B2 JP H0611103B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- circuit
- control circuit
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に複数の出力端子の出力同
時変化を回避する出力制御回路に関する。
時変化を回避する出力制御回路に関する。
一般に、複数個の出力端子を有する集積回路では、内部
回路のタイミングによりいくつかの出力端子に信号が同
時に現れる事があるが、その際に、大きな過渡電が集中
し雑音発生の原因となる。
回路のタイミングによりいくつかの出力端子に信号が同
時に現れる事があるが、その際に、大きな過渡電が集中
し雑音発生の原因となる。
この出力同時変化を回避するため、従来の出力回路は、
第５図にその一例を示すように、同時変化すると思われ
る出力に対して出力の直前に遅延量の異なる遅延回路１
１，１２を挿入し、遅延差によって出力同時変化を避け
ていた。
第５図にその一例を示すように、同時変化すると思われ
る出力に対して出力の直前に遅延量の異なる遅延回路１
１，１２を挿入し、遅延差によって出力同時変化を避け
ていた。
上述した従来の出力回路は、同時変化する出力を前もっ
て調べ、それに見合った遅延回路を設置しなければなら
ないという問題点がある。
て調べ、それに見合った遅延回路を設置しなければなら
ないという問題点がある。
又、出力回路に接続される負荷容量により出力の過渡期
間、即ち、過渡電流が通過する期間が変る場合は、出力
負荷容量も考慮しなければならないという問題点があ
る。
間、即ち、過渡電流が通過する期間が変る場合は、出力
負荷容量も考慮しなければならないという問題点があ
る。
本発明の目的は、内部回路のタイミングを考慮し個別に
遅延回路を設けることを要せず、かつ出力側回路の条件
にかかわらず、出力の同時変化を避け雑音の発生を防止
することのできる出力回路を提供することにある。
遅延回路を設けることを要せず、かつ出力側回路の条件
にかかわらず、出力の同時変化を避け雑音の発生を防止
することのできる出力回路を提供することにある。
本発明の出力回路は、入力端が第１の入力端子に接続さ
れる第１のトランスファゲートと、入力端が該第１のト
ランスファゲートの出力端に接続され出力端が第１の出
力端子に接続される第１のバッファゲートと、入力端が
前記第１出力端子に接続される第２のバッファゲート
と、入力端が該第２のバッファゲートの出力端に接続さ
れ出力端が前記第１のトランスファゲートの出力端に接
続される第２のトランスファゲートと、第２の入力端子
からの信号で前記第１のトランスファゲートと前記第２
のトランスファゲートとの導通及び非導通を逆相的に制
御する制御回路とから成るラッチ回路と、前記第１の入
力端子からの信号と前記第２のバッファゲートからの信
号との排他的論理和をとり第２の出力端子から出力する
出力過渡期間検出回路とを含む出力制御回路を複数備
え、前段の出力制御回路の第２の出力端子と後段の出力
制御回路の第２の入力端子とを接続して最先の出力制御
回路の第２の入力端子に接地電位を与え、それぞれの出
力制御回路の第１の入力端子に外部からの信号を入力し
それぞれの出力制御回路の第１の出力端子から出力信号
を取り出すように構成したことを特徴とする。
れる第１のトランスファゲートと、入力端が該第１のト
ランスファゲートの出力端に接続され出力端が第１の出
力端子に接続される第１のバッファゲートと、入力端が
前記第１出力端子に接続される第２のバッファゲート
と、入力端が該第２のバッファゲートの出力端に接続さ
れ出力端が前記第１のトランスファゲートの出力端に接
続される第２のトランスファゲートと、第２の入力端子
からの信号で前記第１のトランスファゲートと前記第２
のトランスファゲートとの導通及び非導通を逆相的に制
御する制御回路とから成るラッチ回路と、前記第１の入
力端子からの信号と前記第２のバッファゲートからの信
号との排他的論理和をとり第２の出力端子から出力する
出力過渡期間検出回路とを含む出力制御回路を複数備
え、前段の出力制御回路の第２の出力端子と後段の出力
制御回路の第２の入力端子とを接続して最先の出力制御
回路の第２の入力端子に接地電位を与え、それぞれの出
力制御回路の第１の入力端子に外部からの信号を入力し
それぞれの出力制御回路の第１の出力端子から出力信号
を取り出すように構成したことを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。第１図
に示す実施例は、２つの出力制御回路１０１および１０
２からなる。２つの出力制御回路１０１／１０２はそれ
ぞれ、トランスファゲート３，４とバッファゲート５，
６と制御回路としてのインバータ２とから成るラッチ回
路１と、出力過渡検出回路としての排他的論理和回路７
とを含んで構成され、１段目の出力制御回路１０１の第
２の出力端子Ｃ１と２段目の出力制御回路１０２の第２
の入力端子Ｂ２が接続される。１段目の出力制御回路１
０１の第２の入力端子Ｂ１は接地されている。
に示す実施例は、２つの出力制御回路１０１および１０
２からなる。２つの出力制御回路１０１／１０２はそれ
ぞれ、トランスファゲート３，４とバッファゲート５，
６と制御回路としてのインバータ２とから成るラッチ回
路１と、出力過渡検出回路としての排他的論理和回路７
とを含んで構成され、１段目の出力制御回路１０１の第
２の出力端子Ｃ１と２段目の出力制御回路１０２の第２
の入力端子Ｂ２が接続される。１段目の出力制御回路１
０１の第２の入力端子Ｂ１は接地されている。
ここで、上記２つの出力制御回路の動作について、出力
制御回路１０２を例にとり第２図のタイム図を参照して
説明する。第２の入力端子Ｂ２からの入力が論理値
“１”の時、トランスファゲート３が非導通となりトラ
ンスファゲート４が導通することにより、ラッチ回路１
はラッチ状態となり、逆に入力端子Ｂ２からの信号が論
理値“０”の時、トランスファゲート３が導通しトラン
スファゲート４が非導通となり、ラッチ回路１は信号通
過状態となる。又、第１の出力端子Ｏ２が過渡状態であ
るとき第２の出力端子Ｃ２へ出力過渡状態検出信号が排
他的論理和回路７から出力される。
制御回路１０２を例にとり第２図のタイム図を参照して
説明する。第２の入力端子Ｂ２からの入力が論理値
“１”の時、トランスファゲート３が非導通となりトラ
ンスファゲート４が導通することにより、ラッチ回路１
はラッチ状態となり、逆に入力端子Ｂ２からの信号が論
理値“０”の時、トランスファゲート３が導通しトラン
スファゲート４が非導通となり、ラッチ回路１は信号通
過状態となる。又、第１の出力端子Ｏ２が過渡状態であ
るとき第２の出力端子Ｃ２へ出力過渡状態検出信号が排
他的論理和回路７から出力される。
次に、第３図は、第１図に示す本実施例の動作を説明す
るためのタイム図である。第３図を参照すると、第１図
において 出力制御回路１０１が過渡状態にある時、出力端子Ｃ１
から出力過渡状態検出信号が出力制御回路１０２の入力
端子Ｂ２に入力され、出力過渡状態検出信号の入力時は
出力制御回路１０２はラッチされ、その結果、出力端子
Ｏ１と出力端子Ｏ２からの出力は出力同時変化を禁止さ
れる。従って、遅延回路を設けることなく、かつ出力側
回路の条件にかかわらず、雑音の発生を防止する。
るためのタイム図である。第３図を参照すると、第１図
において 出力制御回路１０１が過渡状態にある時、出力端子Ｃ１
から出力過渡状態検出信号が出力制御回路１０２の入力
端子Ｂ２に入力され、出力過渡状態検出信号の入力時は
出力制御回路１０２はラッチされ、その結果、出力端子
Ｏ１と出力端子Ｏ２からの出力は出力同時変化を禁止さ
れる。従って、遅延回路を設けることなく、かつ出力側
回路の条件にかかわらず、雑音の発生を防止する。
更に、出力制御回路を３段以上に増加しても、順次、同
様にして出力同時変化が回避でき、雑音の発生を防止す
る。
様にして出力同時変化が回避でき、雑音の発生を防止す
る。
以上説明したように本発明の出力回路は、ある１個の出
力が過渡状態にある時には、他のすべての出力が変化す
ることを禁止することにより、内部回路のタイミングを
考慮して個別に遅延回路を設けることを要せず、かつ、
出力側回路の条件にかかわらず出力の同時変化を回避で
きるので、雑音の発生を防止できるという効果がある。
力が過渡状態にある時には、他のすべての出力が変化す
ることを禁止することにより、内部回路のタイミングを
考慮して個別に遅延回路を設けることを要せず、かつ、
出力側回路の条件にかかわらず出力の同時変化を回避で
きるので、雑音の発生を防止できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す出力制御回路１０２の動作を説明するためのタ
イム図、第３図は第１図に示す実施例の動作を説明する
ためのタイム図、第４図は従来の出力回路の一例のブロ
ック図である。 １…ラッチ回路、２…インバータ、３，４…トランスフ
ァゲート、５，６…バッファゲート、７…排他的論理和
回路、１０１，１０２…出力制御回路、１１，１２…遅
延回路、Ａ１，Ａ２，Ｂ１，Ｂ２…入力端子、Ｃ１，Ｃ
２，Ｏ１，Ｏ２…出力端子。
図に示す出力制御回路１０２の動作を説明するためのタ
イム図、第３図は第１図に示す実施例の動作を説明する
ためのタイム図、第４図は従来の出力回路の一例のブロ
ック図である。 １…ラッチ回路、２…インバータ、３，４…トランスフ
ァゲート、５，６…バッファゲート、７…排他的論理和
回路、１０１，１０２…出力制御回路、１１，１２…遅
延回路、Ａ１，Ａ２，Ｂ１，Ｂ２…入力端子、Ｃ１，Ｃ
２，Ｏ１，Ｏ２…出力端子。
Claims (1)
- 【請求項１】入力端が第１の入力端子に接続される第１
のトランスファゲートと、入力端が該第１のトランスフ
ァゲートの出力端に接続され出力端が第１の出力端子に
接続される第１のバッファゲートと、入力端が前記第１
出力端子に接続される第２のバッファゲートと、入力端
が該第２のバッファゲートの出力端に接続され出力端が
前記第１のトランスファゲートの出力端に接続される第
２のトランスファゲートと、第２の入力端子からの信号
で前記第１のトランスファゲートと前記第２のトランス
ファゲートとの導通及び非導通を逆相的に制御する制御
回路とから成るラッチ回路と、前記第１の入力端子から
の信号と前記第２のバッファゲートからの信号との排他
的論理和をとり第２の出力端子から出力する出力過渡期
間検出回路とを含む出力制御回路を複数備え、 前段の出力制御回路の第２の出力端子と後段の出力制御
回路の第２の入力端子とを接続して最先の出力制御回路
の第２の入力端子に接地電位を与え、 それぞれの出力制御回路の第１の入力端子に外部からの
信号を入力しそれぞれの出力制御回路の第１の出力端子
から出力信号を取り出すように構成したことを特徴とす
る出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019291A JPH0611103B2 (ja) | 1986-01-30 | 1986-01-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019291A JPH0611103B2 (ja) | 1986-01-30 | 1986-01-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62176324A JPS62176324A (ja) | 1987-08-03 |
| JPH0611103B2 true JPH0611103B2 (ja) | 1994-02-09 |
Family
ID=11995330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019291A Expired - Lifetime JPH0611103B2 (ja) | 1986-01-30 | 1986-01-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611103B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2686357B2 (ja) * | 1990-09-27 | 1997-12-08 | 川崎製鉄株式会社 | 集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968345U (ja) * | 1972-09-29 | 1974-06-14 | ||
| JPS6075121A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | フリツプ・フロツプ |
-
1986
- 1986-01-30 JP JP61019291A patent/JPH0611103B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62176324A (ja) | 1987-08-03 |
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