JPH06112406A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06112406A JPH06112406A JP4260941A JP26094192A JPH06112406A JP H06112406 A JPH06112406 A JP H06112406A JP 4260941 A JP4260941 A JP 4260941A JP 26094192 A JP26094192 A JP 26094192A JP H06112406 A JPH06112406 A JP H06112406A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- integrated circuit
- semiconductor integrated
- insulating film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 容量結合を行う際に生ずる性能低下やコスト
高になる点を防止した半導体集積回路を提供することで
ある。 【構成】 半導体素子を有する半絶縁性基板上１１に形
成され、該半導体素子と電気的に接続された第１層配線
１２と、前記第１層配線上に形成された所定膜厚の容量
形成用の絶縁膜１３と、前記絶縁膜上に形成されたボン
ディングパッド用の第２層配線１４とを備えたものであ
る。
高になる点を防止した半導体集積回路を提供することで
ある。 【構成】 半導体素子を有する半絶縁性基板上１１に形
成され、該半導体素子と電気的に接続された第１層配線
１２と、前記第１層配線上に形成された所定膜厚の容量
形成用の絶縁膜１３と、前記絶縁膜上に形成されたボン
ディングパッド用の第２層配線１４とを備えたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に外部との容量結合を可能にする半導体集積回路
に関する。
し、特に外部との容量結合を可能にする半導体集積回路
に関する。
【０００２】
【従来の技術】従来の集積回路では、外部と容量結合を
行う場合は、図５に示すように集積回路１の入出力部に
コンデンサ２をハンダ付けによって外付けしていた。
行う場合は、図５に示すように集積回路１の入出力部に
コンデンサ２をハンダ付けによって外付けしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに集積回路１にコンデンサ２を外付けする場合は、
（１）部品数が多くなる、（２）製造工程が多くなる、
（３）コンデンサ２のリードなどによって寄生インダク
タンスが増大する、（４）集積回路１＋コンデンサ２で
占有面積が大きくなる等の問題が生じ、これによって性
能低下やコスト高になるという問題があった。
うに集積回路１にコンデンサ２を外付けする場合は、
（１）部品数が多くなる、（２）製造工程が多くなる、
（３）コンデンサ２のリードなどによって寄生インダク
タンスが増大する、（４）集積回路１＋コンデンサ２で
占有面積が大きくなる等の問題が生じ、これによって性
能低下やコスト高になるという問題があった。
【０００４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、外部との容量
結合を行う際に生ずる性能低下やコスト高になる点を防
止した半導体集積回路を提供することである。
するためになされたもので、その目的は、外部との容量
結合を行う際に生ずる性能低下やコスト高になる点を防
止した半導体集積回路を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体素子を有する半絶縁性基板
上に形成され、該半導体素子と電気的に接続された第１
層配線と、前記第１層配線上に形成された所定膜厚の容
量形成用の絶縁膜と、前記絶縁膜上に形成されたボンデ
ィングパッド用の第２層配線とを備えたものである。
に、本発明の特徴は、半導体素子を有する半絶縁性基板
上に形成され、該半導体素子と電気的に接続された第１
層配線と、前記第１層配線上に形成された所定膜厚の容
量形成用の絶縁膜と、前記絶縁膜上に形成されたボンデ
ィングパッド用の第２層配線とを備えたものである。
【０００６】前記容量形成用の絶縁膜は、前記半絶縁性
基板に形成される他の絶縁膜と別工程で形成し、その膜
厚または材質が該他の絶縁膜と異なるものであってもよ
い。
基板に形成される他の絶縁膜と別工程で形成し、その膜
厚または材質が該他の絶縁膜と異なるものであってもよ
い。
【０００７】また、前記半絶縁性基板と前記第１層配線
との間に絶縁膜を形成してもよい。
との間に絶縁膜を形成してもよい。
【０００８】
【作用】上述の如き構成によれば、第１層配線、容量形
成用の絶縁膜及びボンディングパッドとして使用される
第２層配線により、容量が形成され、従来のように、コ
ンデンサを外付けすることなく、外部回路と容量結合す
ることが可能となる。
成用の絶縁膜及びボンディングパッドとして使用される
第２層配線により、容量が形成され、従来のように、コ
ンデンサを外付けすることなく、外部回路と容量結合す
ることが可能となる。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した半導体集積回路の入
出力部の断面構成図である。
明する。図１は、本発明を実施した半導体集積回路の入
出力部の断面構成図である。
【００１０】図１に示すが如く、この半導体集積回路の
入出力部の半導体基板１１上には、半導体集積回路内部
に延設されるアルミニューム等の第１層配線１２が形成
され、さらに該第１層配線１２の表面上には所定の膜厚
の絶縁膜（ＳｉＯ2 ）１３を介してボンディングパット
である第２層配線１４が形成されている。これら第１及
び第２層配線１２，１４と絶縁膜１３とによりコンデン
サが形成され、この半導体集積回路は、外部と容量結合
が可能となる。
入出力部の半導体基板１１上には、半導体集積回路内部
に延設されるアルミニューム等の第１層配線１２が形成
され、さらに該第１層配線１２の表面上には所定の膜厚
の絶縁膜（ＳｉＯ2 ）１３を介してボンディングパット
である第２層配線１４が形成されている。これら第１及
び第２層配線１２，１４と絶縁膜１３とによりコンデン
サが形成され、この半導体集積回路は、外部と容量結合
が可能となる。
【００１１】この図１の半導体集積回路をパッケージに
実装した場合の断面構成図を図２に示すと共に、この場
合の部分平面図を図３に示す。
実装した場合の断面構成図を図２に示すと共に、この場
合の部分平面図を図３に示す。
【００１２】パッケージ内には、上記半導体集積回路が
収納されており、図２に示すパッケージ底面２１上には
図１の入出力部が搭載されている。この入出力部におけ
る半導体基板１１上には、第１層配線１２、絶縁膜１３
及び第２層配線１４を保護するための保護膜２２が、こ
れら第１層配線１２、絶縁膜１３及び第２層配線１４の
端面を被包するように形成されている。
収納されており、図２に示すパッケージ底面２１上には
図１の入出力部が搭載されている。この入出力部におけ
る半導体基板１１上には、第１層配線１２、絶縁膜１３
及び第２層配線１４を保護するための保護膜２２が、こ
れら第１層配線１２、絶縁膜１３及び第２層配線１４の
端面を被包するように形成されている。
【００１３】さらに、ボンディングパットの第２層配線
１４とパッケージの内部リード２４とは、ボンディング
ワイヤ２３により電気的に接続され、その内部リード２
４が外部リード２５に接続されている。このように、コ
ンデンサをＩＣチップ内部に収納するように構成したの
で、本実施例の半導体集積回路は、従来のように、コン
デンサを外付けすることなく、外部リード２５に接続さ
れる外部回路と容量結合することが可能となる。
１４とパッケージの内部リード２４とは、ボンディング
ワイヤ２３により電気的に接続され、その内部リード２
４が外部リード２５に接続されている。このように、コ
ンデンサをＩＣチップ内部に収納するように構成したの
で、本実施例の半導体集積回路は、従来のように、コン
デンサを外付けすることなく、外部リード２５に接続さ
れる外部回路と容量結合することが可能となる。
【００１４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
【００１５】（１）絶縁膜１３は、第２層配線１４の直
下以外の層間絶縁膜と同一工程で形成してもよいし、ま
た、別工程で形成して膜厚を変えたり、別材料にしたり
する変形も可能である。
下以外の層間絶縁膜と同一工程で形成してもよいし、ま
た、別工程で形成して膜厚を変えたり、別材料にしたり
する変形も可能である。
【００１６】（２）上記実施例では、図１に示すように
半導体基板１１上直に第１層配線１２が形成されている
が、例えば図４に示すように半導体基板１１上に絶縁膜
３０を介して第１層配線１２が形成されるようにしてい
もよい。
半導体基板１１上直に第１層配線１２が形成されている
が、例えば図４に示すように半導体基板１１上に絶縁膜
３０を介して第１層配線１２が形成されるようにしてい
もよい。
【００１７】
【発明の効果】以上詳細に説明したように、本発明で
は、第１層配線、絶縁膜及び第２層配線によって容量が
形成されるようにしたので、従来のように、コンデンサ
を外付けすることなく、外部と容量結合することが可能
となる。これにより、部品数が低減すると共に、コンデ
ンサの外付けするための工程が省略でき、従来に比べて
コスト低下となる。さらに、寄生インダクタンスの増加
を防ぐことができるため、性能低下を防止できる。
は、第１層配線、絶縁膜及び第２層配線によって容量が
形成されるようにしたので、従来のように、コンデンサ
を外付けすることなく、外部と容量結合することが可能
となる。これにより、部品数が低減すると共に、コンデ
ンサの外付けするための工程が省略でき、従来に比べて
コスト低下となる。さらに、寄生インダクタンスの増加
を防ぐことができるため、性能低下を防止できる。
【図１】本発明を実施した半導体集積回路の入出力部の
断面構成図である。
断面構成図である。
【図２】図１の半導体集積回路をパッケージに実装した
場合の断面構成図である。
場合の断面構成図である。
【図３】図１の半導体集積回路をパッケージに実装した
場合の部分平面図である。
場合の部分平面図である。
【図４】上記実施例の変形例を示す図である。
【図５】従来の半導体集積回路における外部との容量結
合を示す図である。
合を示す図である。
１１ 半絶縁性基板 １２ 第１層配線 １３，３０ 絶縁膜 １４ 第２層配線
Claims (3)
- 【請求項１】 半導体素子を有する半絶縁性基板上に形
成され、該半導体素子と電気的に接続された第１層配線
と、 前記第１層配線上に形成された所定膜厚の容量形成用の
絶縁膜と、 前記絶縁膜上に形成されたボンディングパッド用の第２
層配線とを備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記容量形成用の絶縁膜は、前記半絶縁
性基板に形成される他の絶縁膜と別工程で形成し、その
膜厚または材質が該他の絶縁膜と異なるものであること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記半絶縁性基板と前記第１層配線との
間に絶縁膜を形成したことを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260941A JPH06112406A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260941A JPH06112406A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112406A true JPH06112406A (ja) | 1994-04-22 |
Family
ID=17354909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260941A Withdrawn JPH06112406A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112406A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061575A1 (de) * | 2004-05-17 | 2005-12-15 | Mitsubishi Denki K.K. | Leistungshalbleitervorrichtung |
| JP2014229632A (ja) * | 2013-05-17 | 2014-12-08 | 住友電気工業株式会社 | 半導体装置 |
| JPWO2014021358A1 (ja) * | 2012-08-02 | 2016-07-21 | 株式会社堀場製作所 | 増幅器及び放射線検出器 |
-
1992
- 1992-09-30 JP JP4260941A patent/JPH06112406A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061575A1 (de) * | 2004-05-17 | 2005-12-15 | Mitsubishi Denki K.K. | Leistungshalbleitervorrichtung |
| US7368825B2 (en) | 2004-05-17 | 2008-05-06 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
| JPWO2014021358A1 (ja) * | 2012-08-02 | 2016-07-21 | 株式会社堀場製作所 | 増幅器及び放射線検出器 |
| US20180006613A1 (en) | 2012-08-02 | 2018-01-04 | Horiba, Ltd. | Amplifier and radiation detector |
| US10554178B2 (en) | 2012-08-02 | 2020-02-04 | Horiba, Ltd. | Amplifier and radiation detector |
| JP2014229632A (ja) * | 2013-05-17 | 2014-12-08 | 住友電気工業株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |