JPH06112433A - 半導体メモリセルおよびその形成方法 - Google Patents
半導体メモリセルおよびその形成方法Info
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- JPH06112433A JPH06112433A JP2400553A JP40055390A JPH06112433A JP H06112433 A JPH06112433 A JP H06112433A JP 2400553 A JP2400553 A JP 2400553A JP 40055390 A JP40055390 A JP 40055390A JP H06112433 A JPH06112433 A JP H06112433A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】１Ｔ１Ｃメモリセルのスイッチングトランジス
タのドレイン領域およびソース領域とそれぞれ自己整合
的に接続する第一引出し電極および第二引出し電極を設
ける。第一引出し電極および第二引出し電極はそれぞれ
ビット線および蓄積電極に接続する。 【効果】第一、第二引出し電極とビット線コンタクトお
よび容量コンタクト間の目合せ余裕を確保できメモリセ
ルサイズの縮小が可能となる。
タのドレイン領域およびソース領域とそれぞれ自己整合
的に接続する第一引出し電極および第二引出し電極を設
ける。第一引出し電極および第二引出し電極はそれぞれ
ビット線および蓄積電極に接続する。 【効果】第一、第二引出し電極とビット線コンタクトお
よび容量コンタクト間の目合せ余裕を確保できメモリセ
ルサイズの縮小が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタと積層型容量部とを含んでなる半導体メモリセ
ルおよびその形成方法に関するものである。
ンジスタと積層型容量部とを含んでなる半導体メモリセ
ルおよびその形成方法に関するものである。
【０００２】
【従来の技術】電荷の形で二進情報を貯蔵する半導体メ
モリはセル面積が小さいため、高集積、大容量の半導体
メモリのメモリセルとして優れている。特にメモリセル
として一つのトランジスタと一つの容量とからなるメモ
リセル（以下１Ｔ１Ｃセルと略す）は、構成要素も少な
く、セル面積も小さいため高集積用メモリセルとして重
要である。ところでメモリの高集積化によるメモリセル
サイズの縮小に伴い、１Ｔ１Ｃセル構造における容量部
面積が減少してきている。そして容量部面積の減少によ
る記憶電荷量の減少は、耐α粒子問題、センス増幅器の
感度の劣化を引起こす。
モリはセル面積が小さいため、高集積、大容量の半導体
メモリのメモリセルとして優れている。特にメモリセル
として一つのトランジスタと一つの容量とからなるメモ
リセル（以下１Ｔ１Ｃセルと略す）は、構成要素も少な
く、セル面積も小さいため高集積用メモリセルとして重
要である。ところでメモリの高集積化によるメモリセル
サイズの縮小に伴い、１Ｔ１Ｃセル構造における容量部
面積が減少してきている。そして容量部面積の減少によ
る記憶電荷量の減少は、耐α粒子問題、センス増幅器の
感度の劣化を引起こす。
【０００３】従来、このような問題を解決するため、メ
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば国際固体素子会議
（インタナショナル・エレクトロン・デバイシス・ミー
ティング）Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）１９８８年，
５９２〜５９５ページに「３−ディメンショナル・スタ
ックト・キャパシタ・セル・フォア、１６Ｍ・アンド・
６４Ｍ・ディラムス（３−ＤＩＭＥＮＮＳＩＯＮＡＬ
ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲ ＣＥＬＬ ＦＯ
Ｒ １６Ｍ ＡＮＤ ６４Ｍ ＤＲＡＭＳ）」と題して
発表された論文においては、図１５，図１６に示したご
とく、１Ｔ１Ｃセルの容量部をビット線２１９ａ上に形
成して容量部平面積を最大限に活用し、さらにビット線
とスイッチングトランジスタのドレイン領域を接続する
ためにスイッチングトランジスタのドレイン領域で素子
領域２２７を凸型にしてワード線２０４方向のビット線
間寸法を縮小しメモリセルサイズの微細化を計ったもの
が示されている。
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば国際固体素子会議
（インタナショナル・エレクトロン・デバイシス・ミー
ティング）Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）１９８８年，
５９２〜５９５ページに「３−ディメンショナル・スタ
ックト・キャパシタ・セル・フォア、１６Ｍ・アンド・
６４Ｍ・ディラムス（３−ＤＩＭＥＮＮＳＩＯＮＡＬ
ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲ ＣＥＬＬ ＦＯ
Ｒ １６Ｍ ＡＮＤ ６４Ｍ ＤＲＡＭＳ）」と題して
発表された論文においては、図１５，図１６に示したご
とく、１Ｔ１Ｃセルの容量部をビット線２１９ａ上に形
成して容量部平面積を最大限に活用し、さらにビット線
とスイッチングトランジスタのドレイン領域を接続する
ためにスイッチングトランジスタのドレイン領域で素子
領域２２７を凸型にしてワード線２０４方向のビット線
間寸法を縮小しメモリセルサイズの微細化を計ったもの
が示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
スイッチングトランジスタのドレイン領域で素子領域を
張り出して凸型にした構造においては、素子領域パター
ンとビット線コンタクトパターン間のビット線方向の目
合せずれが生じた場合、ビット線コンタクト２２９を形
成する凸部のビット線方向の面積が減少し、ビット線コ
ンタクトの形成が難しくなる。これを回避するためには
素子領域パターンとビット線コンタクトパターン間に目
合せずれを考慮した目合せ余裕寸法を見込まねばなら
ず、この寸法がメモリセルサイズ縮小の大きな障害とな
る。
スイッチングトランジスタのドレイン領域で素子領域を
張り出して凸型にした構造においては、素子領域パター
ンとビット線コンタクトパターン間のビット線方向の目
合せずれが生じた場合、ビット線コンタクト２２９を形
成する凸部のビット線方向の面積が減少し、ビット線コ
ンタクトの形成が難しくなる。これを回避するためには
素子領域パターンとビット線コンタクトパターン間に目
合せずれを考慮した目合せ余裕寸法を見込まねばなら
ず、この寸法がメモリセルサイズ縮小の大きな障害とな
る。
【０００５】本発明の目的はこのような従来の欠点を除
去して、高集積化に適した微細な半導体メモリセルおよ
びその製造方法を提供することにある。
去して、高集積化に適した微細な半導体メモリセルおよ
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前述の目的を達成するた
め、本発明に係わる半導体メモリセルは一つの絶縁ゲー
ト電界効果トランジスタと、一つの積層型容量部とを含
む半導体メモリセルにおいて、前記絶縁ゲート電界効果
トランジスタのドレイン領域及びビット線とは接続しま
たゲート電極とは絶縁膜を介して絶縁分離されかつ前記
絶縁ゲート電界効果トランジスタのドレイン領域上を覆
いさらにワード線領域上および隣接する，メモリセルの
分離領域上まで広がった形状を有する第一引出し電極
と、前記絶縁ゲート電界効果トランジスタのソース領域
および電荷蓄積電極とは接続しまたゲート電極とは絶縁
膜を介して絶縁分離されかつ前記絶縁ゲート電界効果ト
ランジスタのソース領域を覆いさらにワード線領域上お
よび分離領域上まで広がった形状を有しその上前記第一
引出し電極と同一導電体膜で形成された第二引出し電極
とを含んで構成されたものである。
め、本発明に係わる半導体メモリセルは一つの絶縁ゲー
ト電界効果トランジスタと、一つの積層型容量部とを含
む半導体メモリセルにおいて、前記絶縁ゲート電界効果
トランジスタのドレイン領域及びビット線とは接続しま
たゲート電極とは絶縁膜を介して絶縁分離されかつ前記
絶縁ゲート電界効果トランジスタのドレイン領域上を覆
いさらにワード線領域上および隣接する，メモリセルの
分離領域上まで広がった形状を有する第一引出し電極
と、前記絶縁ゲート電界効果トランジスタのソース領域
および電荷蓄積電極とは接続しまたゲート電極とは絶縁
膜を介して絶縁分離されかつ前記絶縁ゲート電界効果ト
ランジスタのソース領域を覆いさらにワード線領域上お
よび分離領域上まで広がった形状を有しその上前記第一
引出し電極と同一導電体膜で形成された第二引出し電極
とを含んで構成されたものである。
【０００７】本発明による半導体メモリセルは半導体基
板上に素子分離領域，ゲート絶縁膜，ゲート電極を形成
し次に前記ゲート電極の周囲を絶縁膜で覆いさらにソー
ス・ドレイン領域を形成する工程と、前記ソース・ドレ
イン領域の一部を開口した後導電体膜及び絶縁膜を順次
堆積する工程と、前記絶縁膜を第一引出し電極形状に加
工する工程と、レジストを第二引出し電極形状にパター
ニングする工程と、前記第一引出し電極形状を有する絶
縁膜と前記第二引出し電極形状を有するレジストをエッ
チングマスクとして前記導電体膜をエッチングして第
一，第二引出し電極を同時に形成する工程を含む形成方
法によって得られる。
板上に素子分離領域，ゲート絶縁膜，ゲート電極を形成
し次に前記ゲート電極の周囲を絶縁膜で覆いさらにソー
ス・ドレイン領域を形成する工程と、前記ソース・ドレ
イン領域の一部を開口した後導電体膜及び絶縁膜を順次
堆積する工程と、前記絶縁膜を第一引出し電極形状に加
工する工程と、レジストを第二引出し電極形状にパター
ニングする工程と、前記第一引出し電極形状を有する絶
縁膜と前記第二引出し電極形状を有するレジストをエッ
チングマスクとして前記導電体膜をエッチングして第
一，第二引出し電極を同時に形成する工程を含む形成方
法によって得られる。
【０００８】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の半導体メモリセルの一実施
例を示す模式的平面図、図２は図１のＡ−Ａ線断面図、
図３は図１のＢ−Ｂ線断面図である。
例を示す模式的平面図、図２は図１のＡ−Ａ線断面図、
図３は図１のＢ−Ｂ線断面図である。
【００１０】この実施例の半導体メモリセルの積層容量
部は第二引きだし電極１１６を介してスイッチングトラ
ンジスタのソース領域１１０Ｓに接続した蓄積電極１２
３と容量絶縁膜１２５を介して形成されている対向電極
１２６とにより形成されている。一方スイッチングトラ
ンジスタのドレイン領域１１０Ｄは第一の引きだし電極
１１５を介してビット線１１９ａと接続している。
部は第二引きだし電極１１６を介してスイッチングトラ
ンジスタのソース領域１１０Ｓに接続した蓄積電極１２
３と容量絶縁膜１２５を介して形成されている対向電極
１２６とにより形成されている。一方スイッチングトラ
ンジスタのドレイン領域１１０Ｄは第一の引きだし電極
１１５を介してビット線１１９ａと接続している。
【００１１】ドレイン領域１１０Ｄおよびソース領域１
１０Ｓそれぞれと自己整合的に接続する第一引出電極１
１５および第二引出電極１１６が設けられ、第一引出電
極１１５は素子領域１２７を区画するフィールド絶縁膜
１０２（分離領域）上へ延びてそこで上層のビット線１
１９ａと接続され、第二引出電極は直上の蓄積電極１２
３と接続されている。ビット線１１９ａと蓄積電極１２
３は層次を異にする導電膜である。従って、素子領域１
２７とビット線１１９ａおよび蓄積電極１２３間の目合
せ余裕ははとんど考慮に入れなくてよい。
１０Ｓそれぞれと自己整合的に接続する第一引出電極１
１５および第二引出電極１１６が設けられ、第一引出電
極１１５は素子領域１２７を区画するフィールド絶縁膜
１０２（分離領域）上へ延びてそこで上層のビット線１
１９ａと接続され、第二引出電極は直上の蓄積電極１２
３と接続されている。ビット線１１９ａと蓄積電極１２
３は層次を異にする導電膜である。従って、素子領域１
２７とビット線１１９ａおよび蓄積電極１２３間の目合
せ余裕ははとんど考慮に入れなくてよい。
【００１２】図４〜図１４は本発明の半導体メモリセル
の製造方法の一実施例を説明するための模式的断面図で
ある。ただし、図４〜図９，図１３，図１４は図１のＡ
−Ａ相当部の断面を模式的に示し、図１０〜図１２は図
１のＢ−Ｂ線相当部の断面を模式的に示すものである。
の製造方法の一実施例を説明するための模式的断面図で
ある。ただし、図４〜図９，図１３，図１４は図１のＡ
−Ａ相当部の断面を模式的に示し、図１０〜図１２は図
１のＢ−Ｂ線相当部の断面を模式的に示すものである。
【００１３】図４に示すように、ｐ型単結晶シリコン基
板１上の素子分離領域上にフィールド絶縁膜２を形成
し、次にゲート絶縁膜３を形成し、さらにゲート電極用
のポリシリコン膜などの導電膜（４）、絶縁膜５を順次
堆積した後ゲート電極形状を有するレジスト膜６をパタ
ーニングし、次にレジスト膜６をエッチングマスクとし
て絶縁膜５、導電膜（４）をエッチングしてワード線４
を形成する。
板１上の素子分離領域上にフィールド絶縁膜２を形成
し、次にゲート絶縁膜３を形成し、さらにゲート電極用
のポリシリコン膜などの導電膜（４）、絶縁膜５を順次
堆積した後ゲート電極形状を有するレジスト膜６をパタ
ーニングし、次にレジスト膜６をエッチングマスクとし
て絶縁膜５、導電膜（４）をエッチングしてワード線４
を形成する。
【００１４】次に図５に示すように、レジスト膜６を除
去した後低ドーズのｎ型不純物をイオン注入法を用いて
シリコン基板１中に注入して低濃度ソース・ドレイン領
域７を形成し、その後酸化シリコン膜８を全面に堆積す
る。
去した後低ドーズのｎ型不純物をイオン注入法を用いて
シリコン基板１中に注入して低濃度ソース・ドレイン領
域７を形成し、その後酸化シリコン膜８を全面に堆積す
る。
【００１５】次に図６に示すように、酸化シリコン膜８
を異方性エッチング技術を用いてエッチバックしてゲー
ト電極であるワード線４の側壁に酸化シリコン膜８を残
すとともにゲート電極間に狭いスリット９を形成し、さ
らに酸化シリコン膜８をマスクとして高ドーズのｎ型不
純物をイオン注入法を用いてシリコン基板１中に注入し
高濃度ソース・ドレイン領域１０を形成する。スリット
９と高濃度ソース・ドレイン領域１０は自己整合してい
る。
を異方性エッチング技術を用いてエッチバックしてゲー
ト電極であるワード線４の側壁に酸化シリコン膜８を残
すとともにゲート電極間に狭いスリット９を形成し、さ
らに酸化シリコン膜８をマスクとして高ドーズのｎ型不
純物をイオン注入法を用いてシリコン基板１中に注入し
高濃度ソース・ドレイン領域１０を形成する。スリット
９と高濃度ソース・ドレイン領域１０は自己整合してい
る。
【００１６】次に図７に示すように、ポリシリコンなど
のｎ型導電膜１１、絶縁膜１２を順次堆積し、その後少
なくともスイッチングトランジスタのドレイン領域上を
覆うようにレジスト膜１３をパターニングする。
のｎ型導電膜１１、絶縁膜１２を順次堆積し、その後少
なくともスイッチングトランジスタのドレイン領域上を
覆うようにレジスト膜１３をパターニングする。
【００１７】次に図８に示すように、レジスト膜１３を
マスクとして異方性エッチング技術を用いて絶縁膜１２
をエッチング除去し、その後レジスト膜１３を除去した
後少なくともスイッチングトランジスタのソース領域上
を覆うようにレジスト膜１４をパターニングする。
マスクとして異方性エッチング技術を用いて絶縁膜１２
をエッチング除去し、その後レジスト膜１３を除去した
後少なくともスイッチングトランジスタのソース領域上
を覆うようにレジスト膜１４をパターニングする。
【００１８】次に図９に示すように、酸化シリコン膜１
２およびレジスト膜１４をマスクとして異方性エッチン
グ技術を用いてｎ型導電膜１３をエッチング除去し、第
一引出し電極１５、第二引出し電極１６を形成する。
２およびレジスト膜１４をマスクとして異方性エッチン
グ技術を用いてｎ型導電膜１３をエッチング除去し、第
一引出し電極１５、第二引出し電極１６を形成する。
【００１９】次に図１０に示すように、全面に絶縁膜１
７を堆積した後第一引出し電極１５形成領域上の一部を
開孔したレジスト膜１８を形成する。
７を堆積した後第一引出し電極１５形成領域上の一部を
開孔したレジスト膜１８を形成する。
【００２０】次に図１１に示すように、レジスト膜１８
をマスクとして異方性エッチング技術を用いて絶縁膜１
７をエッチング除去し、レジスト膜８を除去した後ビッ
ト線形成材料として例えばタングステンシリサイド膜１
９を全面に堆積する。
をマスクとして異方性エッチング技術を用いて絶縁膜１
７をエッチング除去し、レジスト膜８を除去した後ビッ
ト線形成材料として例えばタングステンシリサイド膜１
９を全面に堆積する。
【００２１】次に図１２に示すように、ビット線形状を
有するレジスト膜２０を形成した後レジスト膜２０をマ
スクとして異方性エッチング技術を用いてタングステン
シリサイド膜１９をエッチング除去してビット線１９ａ
を形成する。
有するレジスト膜２０を形成した後レジスト膜２０をマ
スクとして異方性エッチング技術を用いてタングステン
シリサイド膜１９をエッチング除去してビット線１９ａ
を形成する。
【００２２】次に図１３に示すように、レジスト膜２０
を除去した後全面に絶縁膜２１を堆積し、さらに第二引
出し電極１６形成領域上の一部を開孔したレジスト膜２
２を形成する。ここで絶縁膜１２は便宜上図示は省略し
た。
を除去した後全面に絶縁膜２１を堆積し、さらに第二引
出し電極１６形成領域上の一部を開孔したレジスト膜２
２を形成する。ここで絶縁膜１２は便宜上図示は省略し
た。
【００２３】次に図１４に示すように、レジスト膜２２
をマスクとして異方性エッチング技術を用いて前記絶縁
膜２１をエッチング除去し、その後ｎ型導電膜２３を全
面に堆積し、次に電荷蓄積電極形状を有するレジスト膜
２４をパターニングする。
をマスクとして異方性エッチング技術を用いて前記絶縁
膜２１をエッチング除去し、その後ｎ型導電膜２３を全
面に堆積し、次に電荷蓄積電極形状を有するレジスト膜
２４をパターニングする。
【００２４】次に図２に示すように、レジスト膜２４を
マスクとして異方性エッチング技術を用いてｎ型導電性
膜２３をエッチング除去して蓄積電極１２３を形成し、
その後レジスト膜２４を除去しさらに少なくとも電荷蓄
積電極１２３の表面を覆うように薄い酸化シリコン膜な
どの容量絶縁膜１２５を形成し、しかる後ｎ型導電膜４
５を堆積し対向電極１２６としてメモリセルを形成す
る。また薄い容量絶縁膜１２５の形成方法としては熱酸
化法、ＣＶＤ法がある。
マスクとして異方性エッチング技術を用いてｎ型導電性
膜２３をエッチング除去して蓄積電極１２３を形成し、
その後レジスト膜２４を除去しさらに少なくとも電荷蓄
積電極１２３の表面を覆うように薄い酸化シリコン膜な
どの容量絶縁膜１２５を形成し、しかる後ｎ型導電膜４
５を堆積し対向電極１２６としてメモリセルを形成す
る。また薄い容量絶縁膜１２５の形成方法としては熱酸
化法、ＣＶＤ法がある。
【００２５】
【発明の効果】以上説明したように本発明は、スイッチ
ングトランジスタのドレイン領域およびソース領域とそ
れぞれ自己整合的に接続する第一引出し電極および第二
引出し電極を設け、それぞれ上層のビット線および蓄積
電極に接続することにより、１Ｔ１Ｃのメモリサイズを
増加させることなく第一、第二引出し電極とビット線コ
ンタクトおよび容量コンタクト間の目合せ余裕を確保す
ることができる。このたエメモリサイズの縮小が可能と
なり、高集積化に適したメモリセルを容易に得ることが
できる効果を有するものである。
ングトランジスタのドレイン領域およびソース領域とそ
れぞれ自己整合的に接続する第一引出し電極および第二
引出し電極を設け、それぞれ上層のビット線および蓄積
電極に接続することにより、１Ｔ１Ｃのメモリサイズを
増加させることなく第一、第二引出し電極とビット線コ
ンタクトおよび容量コンタクト間の目合せ余裕を確保す
ることができる。このたエメモリサイズの縮小が可能と
なり、高集積化に適したメモリセルを容易に得ることが
できる効果を有するものである。
【図１】本発明半導体メモリセルの一実施例を示す模式
的平面図である。
的平面図である。
【図２】本発明半導体メモリセルの一実施例を示す模式
的断面図で、図１のＡ−Ａ線断面図である。
的断面図で、図１のＡ−Ａ線断面図である。
【図３】本発明半導体メモリセルの一実施例を示す模式
的断面図で、図１のＢ−Ｂ線断面図である。
的断面図で、図１のＢ−Ｂ線断面図である。
【図４】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図５】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図６】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図７】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図８】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図９】本発明半導体メモリセルの製造方法の一実施例
を説明するための模式的断面図である。
を説明するための模式的断面図である。
【図１０】本発明半導体メモリセルの製造方法の一実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【図１１】本発明半導体メモリセルの製造方法の一実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【図１２】本発明半導体メモリセルの製造方法の一実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【図１３】本発明半導体メモリセルの製造方法の一実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【図１４】本発明半導体メモリセルの製造方法の一実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【図１５】従来の１Ｔ１Ｃメモリセルを示す分解斜視図
である。
である。
【図１６】従来の１Ｔ１Ｃメモリセルを示す平面図であ
る。
る。
１，１０１ ｐ型のシリコン基板 ２，１０２ フィールド絶縁膜 ３，１０３ ゲート絶縁膜 ４，１０４，２０４ ワード線（ゲート電極） ５，１０５ 絶縁膜 ６ レジスト膜 ７ 低濃度ソース・ドレイン領域 ８ 酸化シリコン膜 ９ スリット １０ 高濃度ソース・ドレイン領域 １１０Ｄ ドレイン領域 １１０Ｓ ソース領域 １１ ｎ型導電膜 １２ 絶縁膜 １３ レジスト膜 １４ レジスト膜 １５，１１５ 第一引出し電極 １６，１１６ 第二引出し電極 １７ 絶縁膜 １８ レジスト膜 １９ タングステンシリサイド膜 １９ａ，１１９ａ，２１９ａ ビット線 ２０ レジスト膜 ２１，１２１ 絶縁膜 ２２ レジスト膜 ２３ ｎ型導電膜 １２３，２２３ 蓄積電極 ２４ レジスト膜 １２５ 容量絶縁膜 １２６ 対向電極 １２７，２２７ 素子領域 １２８，２２８ 容量コンタクト １２９，２２９ ビット線コンタクト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全面
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
Claims (2)
- 【請求項１】 一つの絶縁ゲート電界効果トランジスタ
と、一つの積層型容量部とを含む半導体メモリセルにお
いて、前記絶縁ゲート電界効果トランジスタのドレイン
領域及びビット線とは接続しまたゲート電極とは絶縁膜
を介して絶縁分離されかつ前記絶縁ゲート電界効果トラ
ンジスタのドレイン領域上を覆いさらにワード線領域上
および隣接する，メモリセルの分離領域上まで広がった
形状を有する第一引出し電極と、前記絶縁ゲート電界効
果トランジスタのソース領域および電荷蓄積電極とは接
続しまたゲート電極とは絶縁膜を介して絶縁分離されか
つ前記絶縁ゲート電界効果トランジスタのソース領域を
覆いさらにワード線領域上および分離領域上まで広がっ
た形状を有しその上前記第一引出し電極と同一導電体膜
で形成された第二引出し電極とを設けることを特徴とす
る半導体メモリセル。 - 【請求項２】 半導体基板上に素子分離領域，ゲート絶
縁膜，ゲート電極を形成し次に前記ゲート電極の周囲を
絶縁膜で覆いさらにソース・ドレイン領域を形成する工
程と、前記ソース・ドレイン領域の一部を開口した後導
電体膜及び絶縁膜を順次堆積する工程と、前記絶縁膜を
第一引出し電極形状に加工する工程と、レジストを第二
引出し電極形状にパターニングする工程と、前記第一引
出し電極形状を有する絶縁膜と前記第二引出し電極形状
を有するレジストをエッチングマスクとして前記導電体
膜をエッチングして第一，第二引出し電極を同時に形成
する工程を含むことを特徴とする半導体メモリセルの形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400553A JPH06112433A (ja) | 1990-12-06 | 1990-12-06 | 半導体メモリセルおよびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400553A JPH06112433A (ja) | 1990-12-06 | 1990-12-06 | 半導体メモリセルおよびその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112433A true JPH06112433A (ja) | 1994-04-22 |
Family
ID=18510451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400553A Pending JPH06112433A (ja) | 1990-12-06 | 1990-12-06 | 半導体メモリセルおよびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| JPWO2013076924A1 (ja) * | 2011-11-22 | 2015-04-27 | パナソニックＩｐマネジメント株式会社 | 固体撮像装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS63278363A (ja) * | 1987-05-11 | 1988-11-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH01243573A (ja) * | 1988-03-25 | 1989-09-28 | Toshiba Corp | 半導体記憶装置 |
| JPH0210867A (ja) * | 1988-06-29 | 1990-01-16 | Fujitsu Ltd | 半導体メモリ装置 |
-
1990
- 1990-12-06 JP JP2400553A patent/JPH06112433A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
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| JPWO2013076924A1 (ja) * | 2011-11-22 | 2015-04-27 | パナソニックＩｐマネジメント株式会社 | 固体撮像装置 |
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|---|---|---|---|
| A02 | Decision of refusal |
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