JPH06120421A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06120421A
JPH06120421A JP26586192A JP26586192A JPH06120421A JP H06120421 A JPH06120421 A JP H06120421A JP 26586192 A JP26586192 A JP 26586192A JP 26586192 A JP26586192 A JP 26586192A JP H06120421 A JPH06120421 A JP H06120421A
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silicon nitride
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Hidetsugu Asada
英嗣 浅田
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Abstract

(57)【要約】 (修正有) 【目的】 誘電体型容量素子を含む半導体装置の表面段
差を低減して、金属配線層の被覆形状を改善した製造方
法を提供する。 【構成】 絶縁膜の容量形成領域、ならびに半導体と配
線金属とのコンタクト窓形成領域を同時に開口8し、誘
電体膜4,5を成長し、次にコンタクト窓形成部または
その周辺を含めた領域を開口し、電極配線6を形成す
る。この方法によりコンタクト部の表面段差が2段に分
割され、その段差が緩和される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方
法、とりわけ、容量素子を含む半導体装置のコンタクト
窓の形成方法に関するものである。
【0002】
【従来の技術】近年、半導体装置は、微細化が進み、半
導体と金属配線層との最小コンタクトサイズは、減少し
てきた。これに伴って、アスペクト比(コンタクトの深
さと幅との比)は増大し、これを覆う金属配線層の被覆
性が問題となりつつある。また、コンタクト窓を形成す
べき絶縁膜はリフロー工程、容量形成工程の付加等、工
程の複雑さが増すにつれ、複雑な構成となりつつある。
【0003】以下に容量形成工程を含んだコンタクト形
成方法の従来例について説明する。図2は、従来のバイ
ポーラ型シリコン半導体集積回路の一部の断面図により
製造方法を示した流れ図であり、装置のうち容量素子の
部分のみを表わしている。1はエピタキシャル層成長を
施したシリコン基板、2はN型不純物拡散層、3はシリ
コン酸化膜層、4はPSG(Phospho Silicate Glass)
膜層、5はシリコン窒化膜層、6はAlーSi配線層で
ある。
【0004】図2(A)は、N型不純物拡散層を形成し
たところまでの断面構造図である。ここで、シリコン酸
化膜は200nm、PSG膜は200nmの厚みを持
つ。
【0005】公知のフォトリソグラフィ技術およびウェ
ットエッチング法を用いて容量形成領域を開口し、誘電
体膜となるシリコン窒化膜をCVD法によって60nm
の厚みで成長すると、図2(B)の通りとなる。
【0006】次に、コンタクト窓領域をフォトリソグラ
フィー技術およびドライエッチング法を用いて開口す
る。このとき、シリコン窒化膜とPSG膜とシリコン酸
化膜は、連続してエッチングされる。さらに、Al−S
i合金層を0.8μmスパッタ法によって全面に成長さ
せ、フォトリソグラフィー技術とドライエッチング法に
よって、配線パターンを形成すると、図2(C)の断面
図の通りとなり、容量の上部および下部電極と各素子間
の相互配線が完了する。この図から明らかなように、コ
ンタクト部は、上から、シリコン窒化膜、PSG膜、シ
リコン酸化膜の構成となっている。
【0007】このようなコンタクト領域の形成方法の他
に、図2(D)や図2(E)に示した構造も適用される
ことがある。
【0008】図2(B)から、周知のフォトリソグラフ
ィおよびドライエッチング法を使用して、本来のコンタ
クト領域より広めの領域のシリコン窒化膜を開口する。
その後、別のマスクを用い、フォトリソグラフィおよび
ドライエッチングまたは、ウェットエッチング法を用い
て、シリコン窒化膜の開口部よりも狭い本来のコンタク
ト領域のシリコン酸化膜とPSG層を開口してコンタク
ト窓を形成したのが、図2(D)の構造である。
【0009】図2(E)の構造は、工程の内容、手順が
図2(D)に示したものと同様であるが、シリコン窒化
膜層のドライエッチングのマスクのパターンが異なる。
図2(E)の場合、容量形成領域よりやや広い領域にシ
リコン窒化膜層を残し、その他の領域ではシリコン窒化
膜をすべて除去している。
【0010】
【発明が解決しようとする課題】前記図2(C)に示し
た従来の構成によると、コンタクト部分の絶縁膜の形状
は、ドライエッチングによっては制御しにくく、切り立
った構造になりやすい。また、Al−Si膜成長の直前
には、フッ酸系の薄い水溶液を用いて、シリコンN+
散層上の自然酸化膜を除去する工程が入るのが通常であ
り、この工程が入ることによって、形状はさらに悪くな
る。すなわち、フッ酸系のエッチング液によるエッチン
グ速度は、 PSG>SiO2>>Si34 であり、従来の製造法を用いた場合、PSGとシリコン
窒化膜との界面部分の構造は、ひさし状構造となる。
【0011】このようなコンタクト部分上のAl−Si
配線の被覆性は、図3に示すように悪くなり、極端な場
合、Al−Si配線の断線に至る。コンタクト窓の幅が
小さくなればなる程、一般に被覆性が悪くなり、製造工
程の微細化にも限界が出てくる。したがって、従来の製
造方法によれば、微細化に伴う上記のような金属配線に
対する信頼性確保という点で問題があった。
【0012】この問題を解決するため、図2(D)また
は、図2(E)に示したようにコンタクト窓領域のシリ
コン窒化膜とPSG/シリコン酸化膜とを異なったフォ
トマスクを用いて別々にエッチする方法も可能である。
しかし、工程数(マスク数)が増加し、製造コストが上
昇するため、採用しにくい。
【0013】本発明は、上記従来の問題点を解決し、金
属配線層の被覆性を改善し、微細なプロセスにおいても
高い信頼性を保証することのできる半導体装置を提供す
ることを目的とする。
【0014】
【課題を解決するための手段】この目的を達成するため
に、本発明は、基本的に、誘電体型容量素子を含む半導
体装置の製造工程において、絶縁膜の容量形成領域およ
び半導体とのコンタクト窓形成領域を同時に開口する工
程と、容量の誘電体となる絶縁膜を成長する工程と、前
記絶縁膜のうちコンタクト窓形成部またはその周辺を含
めた領域を開口する工程と、金属電極を形成し、素子間
の相互配線および容量の電極を形成する工程とを有し、
これら工程順に実施することを特徴とする。
【0015】さらに、容量およびコンタクトが、直接半
導体層ではなく、ポリシリコン層あるいはシリコンと金
属との合金層上に形成される場合、コンタクト窓を形成
する工程において、エッチングによって損傷を受けた表
面層を除去する工程を追加することや、コンタクト窓と
容量形成領域を同時に開口する工程において、ウェット
エッチングまたはプラズマエッチング等の等方性のエッ
チング方法を用いること、さらに容量を形成する工程に
おいて、誘電体のエッチングをプラズマエッチング等の
等方性エッチング法によって行うことを、前記の基本的
な構成と組み合わせることによって、本発明の構成要素
となる。
【0016】
【作用】この構成によって、マスク工程数を増加させる
ことなく、異なった種類の絶縁膜間の表面段差を小さく
することができひさし形状になることも防げる。このた
め、この絶縁膜の上に形成される配線層の被覆性は改善
され、製造コストを上昇させることなく、半導体装置と
しての信頼性を大きく向上させることができる。
【0017】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
【0018】図1は本発明の一実施例における半導体装
置の製造方法を示すものであり、図1(A)から図1
(C)はその流れを表わしている。図1において、1は
半導体基板(エピタキシャル層)、2はN型不純物拡散
層、3はシリコン酸化膜層、4はPSG膜層、5はシリ
コン窒化膜層、6はAlーSi配線層を示す。
【0019】先に図2(A)で示したように、図1
(A)は、エピタキシャル成長を施したシリコン半導体
基板1上にトランジスタや抵抗をはじめとするバイポー
ラ集積回路を形成したときの容量部分を示す。ここで
は、容量素子をN型不純物拡散層2の上に形成する場合
を示す。シリコン上には、シリコン酸化膜3(厚さ20
0nm)とPSG層4(厚さ500nm)が形成されて
いる。シリコン上の絶縁膜の構成は、このほかに、BP
SG(Boro-Phospho Silicate Glass)を含んだ構成で
もよい。
【0020】これに、衆知のフォトリソグラフィとドラ
イエッチング法または、ウェットエッチング法を用いて
シリコンに到達する開口部を形成する。この開口部に
は、絶縁膜を用いた容量素子を形成する領域とシリコン
表面への電気的接触を得るための領域の2つの領域を含
む。この後、LPCVD法によってシリコン窒化膜層5
(厚さ60nm)を表面に成長する。ここまでの工程を
示したのが、図1(B)で、図中の7は容量素子形成領
域、8はコンタクト形成領域を示す。シリコン窒化膜
は、容量素子の誘電体となる。
【0021】次に、衆知のフォトリソグラフィおよびド
ライエッチング法を用いてコンタクト領域8を含んだ領
域をシリコンに到達するように開口する。このとき、先
にシリコン酸化膜とPSG膜を開口したときの開口部の
周辺と、シリコン窒化膜の開口部の周辺が一致しないよ
うに、シリコン窒化膜の開口部は前の開口部より余裕を
もって大きく開口しなければならない。さらに、フッ酸
系の溶液に短時間エッチしてシリコン表面の自然酸化膜
を除去し、スパッタ法によってAlーSi合金層を蒸着
し、衆知のフォトリソグラフィとドライエッチング法に
よってAlーSi配線層6(0.8μm)を形成したのが
図1(C)である。
【0022】また、シリコン窒化膜層のドライエッチン
グにおいて、容量部分のみを残して他の部分のシリコン
窒化膜を除去し、同様の製造方法で製造したときの断面
図を図1(D)に示す。
【0023】以上のように構成された本実施例の半導体
装置について以下その動作を説明する。
【0024】本実施例においては、容量形成領域とシリ
コンとのコンタクトを同時に開口するためのマスクとコ
ンタクトを形成するためのマスクとの2つのマスクを用
いることによって、バイポーラ型半導体集積回路の一部
に容量素子を形成し、コンタクト窓を開口できる。従来
例の場合、シリコン窒化膜とシリコン酸化膜の開口部
は、完全に一致しているか(図2(C))、または、さ
らにもう1枚のマスクを追加して(図2(D)または図
2(E))、一致することを避けていた。本発明におい
ては、コンタクト部の周囲の表面段差を小さくするため
に、容量を形成する工程で必要なエッチング工程を利用
して、まずシリコン表面にまで達する窓を開口し、つい
で、それよりも広い領域で誘電体をエッチする。この結
果、コンタクト部の周囲の表面段差は、2段に分割形成
され、段差の緩和が可能となった。
【0025】また、本発明によれば、AlーSi膜の成
長前に施すエッチング工程において形成されるシリコン
窒化膜とシリコン酸化膜との界面での表面のひさし形状
は、従来よりも改善される。これは、本発明の第2のコ
ンタクト形成のためのシリコン窒化膜のエッチングの際
に形成される表面段差が非常に小さく、AlーSi膜の
成長前のエッチングによってできる表面段差を加えて
も、段差そのものが小さいことによる。
【0026】さらに、本発明によれば、最初の容量とコ
ンタクトの同時エッチングのとき、従来できなかったウ
ェットエッチング等の等方性エッチングの工法を適用す
ることができ、それによって容量素子の周辺およびコン
タクト部の周辺の表面段差が緩和(テーパーを形成)で
きるようになることも大きな利点となる。
【0027】このように、本発明によって、コンタクト
部の周囲の表面段差を緩和することができ、その結果、
その上に形成されるAlーSi膜の配線層の被覆性(カ
バレッジ)を改善することが可能となる。この配線層の
被覆性の改善によって、半導体素子間相互の配線の初期
的な断線を防止できるのは勿論のこと、エレクトロマイ
グレーションやストレスマイグレーションによる長期的
な配線の信頼性を大きく改善でき、ひいては半導体装置
としての信頼性向上に大きく寄与するものである。微細
化された製造工程においては、この利点はさらに大きく
なる。
【0028】本発明を、製造コストという経済的な側面
から見た場合にも、メリットは大きい。すなわち、従
来、本発明によるものと同程度の小さい表面段差形状を
得ようとするならば、従来例の図2(D)または図2
(E)に示した通り、さらにフォトリソグラフィとエッ
チングの工程を1回づつ追加しなければならなかった。
これにより、半導体装置の製造に要するコストは上昇し
た。しかし、本発明によって、より経済的に、高い信頼
性の半導体装置を得ることができるようになった。
【0029】以上のように、本実施例によれば、容量素
子領域とコンタクト部とを同時にエッチし、コンタクト
部周辺の誘電体(シリコン窒化膜)を次にエッチするこ
とにより、表面段差を2段に分割、緩和し、AlーSi
等の金属配線層の被覆性を改善することができるように
なるため、信頼性の高い半導体装置を従来より経済的に
製造することが可能となる。
【0030】なお、本実施例で示したもののほか、以下
に示す実施例も可能である。図4に、容量およびコンタ
クトを直接に半導体層上ではなく、ポリシリコン層ある
いはシリコンと金属との合金層上に形成するときの実施
例を示す。図1で示した実施例では、容量およびコンタ
クト窓をエピタキシャル成長したシリコン基板上に形成
したが、これと全く同様にポリシリコン上に形成しても
よい。図中、9はポリシリコン層、10はBPSG層で
ある。
【0031】一般にポリシリコンを使用する場合、この
厚みの分だけその上に形成されるAlーSi配線層に対
する下地の段差が大きくなるため、PSGやBPSGの
リフローによる平坦化工程が入ることが多い。しかしそ
の場合、PSGやBPSGの厚みが厚いため、コンタク
ト窓の周囲におけるAlーSiの被覆性はよくない。ま
た、リフローに使用されるPSGやBPSGの燐濃度は
高く、これらの膜はAlーSi蒸着直前のフッ酸系エッ
チング液によるウェットエッチングでシリコン窒化膜に
比べてエッチング速度が速いため、図3で示したひさし
構造がさらに悪化してしまう。
【0032】したがって、ポリシリコンの下地をもつ半
導体装置においても本発明の動作は、図1の場合と同様
であるが、高信頼性の配線層を提供するという効果につ
いては、それ以上に大きいといえる。
【0033】本発明による実施例の図1(B)から周知
のフォトリソグラフィおよびドライエッチング法によっ
て誘電体としてのシリコン窒化膜をエッチするのは、コ
ンタクト窓を通して、シリコン基板上の必要な素子と金
属配線層との相互接触を得るためであるが、このときこ
のドライエッチングによってシリコン表面に結晶の損傷
あるいは炭素等による汚染が導入されることがある。コ
ンタクト領域のシリコン表面にできた結晶の損傷や汚染
は、シリコン−金属界面において、電気的には接触抵抗
の増大をもたらし、この結果、素子性能が悪化する。た
とえば、バイポーラトランジスタにおいては、高周波特
性や、雑音特性、素子間の性能のばらつき等が悪化す
る。これを防ぐためには、表面にできたこれらの損傷層
または汚染層を除去する方法がある。具体的な実施例と
してつぎに示す。 (A)シリコン窒化膜のドライエッチング後、シリコン
表面をわずかにウェットエッチし除去する。
【0034】使用する溶液はフッ酸と硝酸との混合液な
ど典型的なシリコンエッチング液でよい。この溶液はシ
リコンと同時にシリコン酸化膜もエッチする。もし、図
2(C)で示した従来例においてこの方法を使用すれ
ば、PSGに対するエッチング速度が速いため、シリコ
ンナイトライドとの界面におけるひさし構造がさらに大
きくなり、金属配線層の断線が起こりやすくなる。これ
に対して、本発明の実施例である図1(C)に適用して
も、シリコンナイトライドの膜厚が薄いためにそのよう
な問題が起こらない。すなわち、本発明においてこの方
法が有効性が増すことになる。 (B)シリコン窒化膜のドライエッチングおよびフォト
リソグラフィに使用したレジストを除去した後、600
℃から800℃の範囲内の温度で、水素と酸素との混合
気体(または水)中において、損傷したシリコン表面を
10〜30nmだけ酸化し、その後フッ酸系の液でウェ
ットエッチしてこの酸化膜層を再び除去する。
【0035】このような犠牲酸化を施すことによって、
損傷または汚染したシリコン表面層を除去する。この
(B)の方法も(A)の場合と全く同様に、従来例では
この工程を加えることによってかえって配線層としての
信頼性を損なうが、本発明では、素子特性の向上と信頼
性をともに確保するには有効である。
【0036】以上示したように、本発明において、
(A)または(B)のような工程を付加することによっ
て、信頼性の向上とともに素子特性の向上も図れる。
【0037】本発明の実施例として図1(C)の説明の
中でも示したが、容量領域とコンタクト窓を同時に開口
する工程において、ウェットエッチングやプラズマエッ
チング等の等方性のエッチング法を使用することによっ
て、配線の信頼性はさらに大きく向上する。従来の図2
(C)の構造では、シリコン窒化膜、シリコン酸化膜と
PSG膜をエッチするとき、異方性のエッチング方法を
適用しなければならない。もし、等方性の条件を使用す
れば、シリコン窒化膜とPSGとの界面は図3に示した
構造よりさらに極端なひさし構造となり、金属配線層は
必ず断線してしまう。しかし、本発明によれば、シリコ
ン酸化膜による表面段差とシリコン窒化膜による表面段
差が重ならないため、それぞれの膜のエッチング速度の
比に影響されず金属配線層の下地への被覆性が大きく改
善されることになる。図5にウェットエッチングを使用
したときの従来の製造方法による実施例(図5(A))
と本発明による実施例(図5(B))をシリコン酸化膜
のエッチング直後の断面図で比較して示した。この図か
らも、表面のひさし状構造は明かに異なり、本発明によ
ってこれ以降の製造工程中の金属配線層の成長時にその
被覆性が改善され、配線層の信頼性が向上することがわ
かる。
【0038】さらに、ドライエッチングそのものよりウ
ェットエッチングによる方が表面のエッチング形状が緩
やかになることはいうまでもないが、高額な設備を必要
としないウェットエッチングは、製造コストから見ても
有利である。
【0039】次に、容量を形成する工程において、誘電
体のエッチングをプラズマエッチング等の等方性エッチ
ング法によって行う場合について、説明する。
【0040】図6は、図1(C)の実施例において、シ
リコン窒化膜のドライエッチングを異方性の条件で行な
った場合の断面形状を示す。シリコン窒化膜のエッチン
グをNF3とO2ガスの混合ガスを用いてRIE(Reacti
ve Ion Etching)法のような異方性の強いエッチング条
件で行うと、容量領域とコンタクト窓とを同時に開口す
る工程で、ある程度垂直なエッチング形状が得られてい
る場合、図に示すように、コンタクト窓の周囲の側壁に
はシリコン窒化膜11が残る。ここでは、コンタクト部
分のみを示しているが、図1に示す以前の製造工程で形
成されたシリコン段差またはシリコン酸化膜段差がある
場合、その段差の部分の側壁にも同様にシリコン窒化膜
が残ることがある。このようにして残ったシリコン窒化
膜は、Al−Si配線層の蒸着前のフッ酸系の溶液によ
るエッチング時に剥がれ落ちることがある。剥がれ落ち
たシリコン窒化膜は、その半導体チップ上に再び付着
し、配線の断線、ショート等の発生を招き、その半導体
装置の製造歩留や信頼性をいちじるしく低下させる。
【0041】そこで、発明者は、シリコン窒化膜のエッ
チングを等方性で行うことによって、この問題を解決し
た。
【0042】円筒型・高周波誘導型のプラズマ反応装置
中でNF3とO2ガスとの混合を用いてシリコン窒化膜を
プラズマエッチしたとき、図1(C)で示したようにコ
ンタクト窓の側壁にはシリコン窒化膜は残らない。この
場合には、図6の説明のときに示したシリコン窒化膜の
残査による配線の欠陥が生じ得ない。したがって、シリ
コン窒化膜のエッチング方法を等方性にすることによっ
て、半導体装置としての信頼性がより確実なものとな
る。
【0043】なお、すべての実施例において誘電体膜と
して、シリコン窒化膜を用いて説明したが、これを酸化
タンタル等の高誘電体と置き換え、合わせてエッチング
方法も最適な方法に置き換えてもよく、この場合も本実
施例と同様の効果を出すことができる。
【0044】
【発明の効果】以上のように本発明は、誘電体型容量素
子を含む半導体装置の製造工程において、絶縁膜の容量
形成領域および半導体と配線用金属層とのコンタクト窓
形成領域を同時に開口し、次に容量の誘電体となる絶縁
膜を成長させ、さらに、絶縁膜のうち、コンタクト窓形
成部またはその周辺を含めた領域を開口してから、金属
電極を形成し、素子間の相互配線および容量の電極を形
成するので、半導体表面の段差が分割低減され、それに
より、金属配線層の被覆形状を改善し、高信頼性の半導
体装置を、より経済的に提供することを可能とするもの
である。
【図面の簡単な説明】
【図1】本発明の実施例におけるバイポーラ型半導体集
積回路の製造方法を示す断面図
【図2】従来例におけるバイポーラ型半導体集積回路の
製造方法を示す断面図
【図3】従来例におけるバイポーラ型半導体集積回路の
コンタクト窓部分の問題点を示す製造工程途中の断面図
【図4】本発明の実施例におけるバイポーラ型半導体集
積回路の一製造段階を示す断面図
【図5】従来例および本発明の一実施例におけるバイポ
ーラ型半導体集積回路の一製造段階を示す断面図
【図6】従来例におけるバイポーラ型半導体集積回路の
一製造段階を示す断面図
【符号の説明】
1 エピタキシャル成長したシリコン半導体基板 2 N型不純物拡散層 3 シリコン酸化膜層 4 PSG層 5 シリコン窒化膜層 6 Al−Si合金配線層 7 容量素子形成領域 8 コンタクト窓形成領域 9 ポリシリコン層 10 BPSG膜層 11 コンタクト窓部周辺に残ったシリコン窒化膜層

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】誘電体型容量素子を含む半導体装置の製造
    工程において、絶縁膜の容量形成領域、および、半導体
    と配線用金属層とのコンタクト窓形成領域を同時に開口
    する第一の工程、容量の誘電体となる絶縁膜を成長する
    第二の工程、前記絶縁膜の内、コンタクト窓形成部また
    はその周辺を含めた領域を開口する第三の工程、ならび
    に、金属電極を形成し、素子間の相互配線および容量の
    電極を形成する第四の工程を有し、前記第一から前記第
    四の工程順に行うことを特徴とする半導体装置の製造方
    法。
  2. 【請求項2】容量およびコンタクトをポリシリコン層、
    またはシリコンと金属との合金層上に形成することを特
    徴とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】コンタクト窓を形成する工程において、エ
    ッチングによって損傷を受けた表面層を除去する工程を
    追加することを特徴とする請求項1に記載の半導体装置
    の製造方法。
  4. 【請求項4】コンタクト窓と容量形成領域を同時に開口
    する工程において、等方性のエッチング方法を用いるこ
    とを特徴とする請求項1記載の半導体装置の製造方法。
  5. 【請求項5】容量を形成する工程において、誘電体のエ
    ッチングを等方性エッチング法によって行うことを特徴
    とする請求項1に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1628349A3 (en) * 2004-08-19 2008-01-23 Fujitsu Limited Mis capacitor and production method of mis capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
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EP1628349A3 (en) * 2004-08-19 2008-01-23 Fujitsu Limited Mis capacitor and production method of mis capacitor

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