JP2000223660A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 キャパシタ絶縁膜の欠陥数を減少させて膜質
を向上させた静電容量部を備えた半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
下部電極２３上に酸化膜からなる層間絶縁膜２６を堆積
する工程と、該層間絶縁膜２６上にｉ線レジスト膜を形
成する工程と、該ｉ線レジスト膜をマスクとして該層間
絶縁膜２６をウエットエッチングすることにより、該層
間絶縁膜２６に内側壁がテーパー状の開口部を形成する
工程と、該開口部内及び該層間絶縁膜２６上に、酸化膜
を複数回堆積することによりキャパシタ絶縁膜２７を形
成する工程と、該キャパシタ絶縁膜２７上且つ該開口部
上に上部電極３１を形成する工程と、を具備するもので
ある。
を向上させた静電容量部を備えた半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
下部電極２３上に酸化膜からなる層間絶縁膜２６を堆積
する工程と、該層間絶縁膜２６上にｉ線レジスト膜を形
成する工程と、該ｉ線レジスト膜をマスクとして該層間
絶縁膜２６をウエットエッチングすることにより、該層
間絶縁膜２６に内側壁がテーパー状の開口部を形成する
工程と、該開口部内及び該層間絶縁膜２６上に、酸化膜
を複数回堆積することによりキャパシタ絶縁膜２７を形
成する工程と、該キャパシタ絶縁膜２７上且つ該開口部
上に上部電極３１を形成する工程と、を具備するもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、静電容量部を備え
た半導体装置及びその製造方法に関するものである。特
には、キャパシタ絶縁膜の欠陥数を減少させて膜質を向
上させた静電容量部を備えた半導体装置及びその製造方
法に関するものである。
た半導体装置及びその製造方法に関するものである。特
には、キャパシタ絶縁膜の欠陥数を減少させて膜質を向
上させた静電容量部を備えた半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法について説
明する。この半導体装置は、静電容量部を有するもので
ある。
明する。この半導体装置は、静電容量部を有するもので
ある。
【０００３】まず、下地膜上にキャパシタ下部電極を形
成した後、この下部電極上にＣＶＤ（Chemical Vapor D
eposition）法によりキャパシタ絶縁膜を堆積する。次
に、キャパシタ絶縁膜上にキャパシタ上部電極を形成す
る。このようにして上部電極、キャパシタ絶縁膜及び下
部電極からなる静電容量部が形成される。
成した後、この下部電極上にＣＶＤ（Chemical Vapor D
eposition）法によりキャパシタ絶縁膜を堆積する。次
に、キャパシタ絶縁膜上にキャパシタ上部電極を形成す
る。このようにして上部電極、キャパシタ絶縁膜及び下
部電極からなる静電容量部が形成される。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、キャパシタ絶縁膜を一度の
堆積により形成しているため、下部電極の表面の影響を
受けるなどして堆積当初に点欠陥が生じた場合、その点
欠陥の上にさらに点欠陥がそのまま成長することがあ
る。これにより、キャパシタ絶縁膜の下面から上面に点
欠陥がつながり、その部分にＡｌなどの導電性の材料が
入り込むことにより、上部電極と下部電極が電気的に接
続されてしまう問題がある。この結果、半導体装置の製
造において、歩留まりが低下することがある。
半導体装置の製造方法では、キャパシタ絶縁膜を一度の
堆積により形成しているため、下部電極の表面の影響を
受けるなどして堆積当初に点欠陥が生じた場合、その点
欠陥の上にさらに点欠陥がそのまま成長することがあ
る。これにより、キャパシタ絶縁膜の下面から上面に点
欠陥がつながり、その部分にＡｌなどの導電性の材料が
入り込むことにより、上部電極と下部電極が電気的に接
続されてしまう問題がある。この結果、半導体装置の製
造において、歩留まりが低下することがある。
【０００５】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、キャパシタ絶縁膜の欠陥
数を減少させて膜質を向上させた静電容量部を備えた半
導体装置及びその製造方法を提供することにある。
れたものであり、その目的は、キャパシタ絶縁膜の欠陥
数を減少させて膜質を向上させた静電容量部を備えた半
導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１態様に係る半導体装置は、下部電極
と、該下部電極上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。
め、本発明の第１態様に係る半導体装置は、下部電極
と、該下部電極上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。
【０００７】第１態様に係る半導体装置では、キャパシ
タ絶縁膜を酸化膜を複数回堆積することにより形成して
いるため、１回目の堆積の際に生じる点欠陥は２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少ない。これにより、キャパシタ絶縁膜内の欠
陥数を減少させることができ、該絶縁膜の膜質を向上さ
せることができる。
タ絶縁膜を酸化膜を複数回堆積することにより形成して
いるため、１回目の堆積の際に生じる点欠陥は２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少ない。これにより、キャパシタ絶縁膜内の欠
陥数を減少させることができ、該絶縁膜の膜質を向上さ
せることができる。
【０００８】本発明の第２態様に係る半導体装置は、下
部電極と、該下部電極上に形成された層間絶縁膜と、該
層間絶縁膜に形成された、該下部電極上に位置し且つ内
側壁がテーパー状に形成された開口部と、該開口部内及
び該層間絶縁膜上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された、上記下部電極上に位
置し且つ該開口部上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。
部電極と、該下部電極上に形成された層間絶縁膜と、該
層間絶縁膜に形成された、該下部電極上に位置し且つ内
側壁がテーパー状に形成された開口部と、該開口部内及
び該層間絶縁膜上に形成されたキャパシタ絶縁膜と、該
キャパシタ絶縁膜上に形成された、上記下部電極上に位
置し且つ該開口部上に形成された上部電極と、を具備
し、上記キャパシタ絶縁膜は、酸化膜を複数回堆積する
ことにより形成されたものであることを特徴とする。
【０００９】第２態様に係る半導体装置では、下部電極
と上部電極との間に形成する層間絶縁膜の開口部にテー
パーを設けているため、この開口部内にキャパシタ絶縁
膜を形成する際、ステップカバレージが悪くなるのを抑
制することができる。
と上部電極との間に形成する層間絶縁膜の開口部にテー
パーを設けているため、この開口部内にキャパシタ絶縁
膜を形成する際、ステップカバレージが悪くなるのを抑
制することができる。
【００１０】また、第２態様に係る半導体装置におい
て、上記下部電極は、その表面にＴｉＮ膜を有すること
が好ましい。これにより、下部電極の表面を凹凸の少な
い平坦なものとすることができ、それにより、下部電極
の表面においてピンホール等の欠陥を減らすことがで
き、キャパシタ絶縁膜の膜質を向上させることができ
る。
て、上記下部電極は、その表面にＴｉＮ膜を有すること
が好ましい。これにより、下部電極の表面を凹凸の少な
い平坦なものとすることができ、それにより、下部電極
の表面においてピンホール等の欠陥を減らすことがで
き、キャパシタ絶縁膜の膜質を向上させることができ
る。
【００１１】本発明の第３態様に係る半導体装置の製造
方法は、下部電極上に酸化膜を複数回堆積することによ
り、該下部電極上にキャパシタ絶縁膜を形成する工程
と、該キャパシタ絶縁膜上に上部電極を形成する工程
と、を具備することを特徴とする。また、上記酸化膜を
複数回堆積する際、各堆積工程の後に酸化膜を大気中に
晒すことが好ましい。
方法は、下部電極上に酸化膜を複数回堆積することによ
り、該下部電極上にキャパシタ絶縁膜を形成する工程
と、該キャパシタ絶縁膜上に上部電極を形成する工程
と、を具備することを特徴とする。また、上記酸化膜を
複数回堆積する際、各堆積工程の後に酸化膜を大気中に
晒すことが好ましい。
【００１２】本発明の第４態様に係る半導体装置の製造
方法は、下部電極上に酸化膜からなる層間絶縁膜を堆積
する工程と、該層間絶縁膜上にｉ線レジスト膜を形成す
る工程と、該ｉ線レジスト膜をマスクとして該層間絶縁
膜をエッチングすることにより、該層間絶縁膜に内側壁
がテーパー状の開口部を形成する工程と、該開口部内及
び該層間絶縁膜上に、酸化膜を複数回堆積することによ
りキャパシタ絶縁膜を形成する工程と、該キャパシタ絶
縁膜上且つ該開口部上に上部電極を形成する工程と、を
具備することを特徴とする。また、上記層間絶縁膜をエ
ッチングする際は、少なくともウエットエッチングを含
むエッチング工程を用いることが好ましい。また、上記
ウエットエッチングでは、下記の組成比からなるエッチ
ング液を用いることが好ましい。
方法は、下部電極上に酸化膜からなる層間絶縁膜を堆積
する工程と、該層間絶縁膜上にｉ線レジスト膜を形成す
る工程と、該ｉ線レジスト膜をマスクとして該層間絶縁
膜をエッチングすることにより、該層間絶縁膜に内側壁
がテーパー状の開口部を形成する工程と、該開口部内及
び該層間絶縁膜上に、酸化膜を複数回堆積することによ
りキャパシタ絶縁膜を形成する工程と、該キャパシタ絶
縁膜上且つ該開口部上に上部電極を形成する工程と、を
具備することを特徴とする。また、上記層間絶縁膜をエ
ッチングする際は、少なくともウエットエッチングを含
むエッチング工程を用いることが好ましい。また、上記
ウエットエッチングでは、下記の組成比からなるエッチ
ング液を用いることが好ましい。
【００１３】（５０％のＨＦ）：（４０％のＮＨ
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１５】図１は、本発明の実施の形態による静電容
量部を拡大して示す断面図である。図２は、図１に示す
静電容量部を備えた半導体装置を示す断面図である。
量部を拡大して示す断面図である。図２は、図１に示す
静電容量部を備えた半導体装置を示す断面図である。
【００１６】図２に示す半導体装置は下地膜（例えばシ
リコン酸化膜）２２を有し、この下地膜２２上には厚さ
２００オングストローム程度の図示せぬＴｉ膜が形成さ
れている。このＴｉ膜上には厚さ１０００オングストロ
ーム程度の図示せぬＴｉＮ膜が形成されている。このＴ
ｉＮ膜上には厚さ８０００オングストローム程度のＡｌ
−Ｃｕ合金膜（又はＡｌ−Ｓｉ−Ｃｕ合金膜）２３が形
成されている。このＡｌ−Ｃｕ合金膜２３はスパッタに
より形成されたものである。なお、上記Ｔｉ膜及びＴｉ
Ｎ膜は、Ａｌ−Ｃｕ合金膜２３に対するシリコン酸化膜
２２からのバリアの役割を果たし、スパイクを防止する
ためのものである。このＡｌ−Ｃｕ合金膜２３上には厚
さ４００オングストローム程度のＴｉＮ膜２４が形成さ
れている。このようにＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ合
金膜２３及びＴｉＮ膜２４によってキャパシタ下部電極
２５が構成される。なお、このＴｉＮ膜２４はフォトリ
ソグラフィー工程での反射防止膜として作用する。
リコン酸化膜）２２を有し、この下地膜２２上には厚さ
２００オングストローム程度の図示せぬＴｉ膜が形成さ
れている。このＴｉ膜上には厚さ１０００オングストロ
ーム程度の図示せぬＴｉＮ膜が形成されている。このＴ
ｉＮ膜上には厚さ８０００オングストローム程度のＡｌ
−Ｃｕ合金膜（又はＡｌ−Ｓｉ−Ｃｕ合金膜）２３が形
成されている。このＡｌ−Ｃｕ合金膜２３はスパッタに
より形成されたものである。なお、上記Ｔｉ膜及びＴｉ
Ｎ膜は、Ａｌ−Ｃｕ合金膜２３に対するシリコン酸化膜
２２からのバリアの役割を果たし、スパイクを防止する
ためのものである。このＡｌ−Ｃｕ合金膜２３上には厚
さ４００オングストローム程度のＴｉＮ膜２４が形成さ
れている。このようにＴｉ膜、ＴｉＮ膜、Ａｌ−Ｃｕ合
金膜２３及びＴｉＮ膜２４によってキャパシタ下部電極
２５が構成される。なお、このＴｉＮ膜２４はフォトリ
ソグラフィー工程での反射防止膜として作用する。
【００１７】下部電極２５及び下地膜２２の上には厚さ
約７０００〜８０００オングストローム程度の層間絶縁
膜（ＳｉＯ2膜）２６が形成されている。この層間絶縁
膜２６は、厚さ６０００±６００オングストローム程度
の第１のＴＥＯＳ膜と、第１のＴＥＯＳ膜上に形成され
た厚さ４５００±４５０オングストローム程度の第２の
ＴＥＯＳ膜と、から構成されている。なお、これらＴＥ
ＯＳ膜は、エッチバックのため膜厚が薄くなる。
約７０００〜８０００オングストローム程度の層間絶縁
膜（ＳｉＯ2膜）２６が形成されている。この層間絶縁
膜２６は、厚さ６０００±６００オングストローム程度
の第１のＴＥＯＳ膜と、第１のＴＥＯＳ膜上に形成され
た厚さ４５００±４５０オングストローム程度の第２の
ＴＥＯＳ膜と、から構成されている。なお、これらＴＥ
ＯＳ膜は、エッチバックのため膜厚が薄くなる。
【００１８】層間絶縁膜２６には、下部電極２５の上に
位置する開口部が形成されている。この開口部は層間絶
縁膜２６をエッチングにより形成したものであり、この
開口部の形成方法は次の通りである。ｉ線レジスト膜
（図示せず）をマスクとして層間絶縁膜２６をウエット
エッチングすることにより、該層間絶縁膜２６に下部電
極２５上に位置する開口部を形成する。このエッチング
の際には以下の組成比のエッチング液を用いる。
位置する開口部が形成されている。この開口部は層間絶
縁膜２６をエッチングにより形成したものであり、この
開口部の形成方法は次の通りである。ｉ線レジスト膜
（図示せず）をマスクとして層間絶縁膜２６をウエット
エッチングすることにより、該層間絶縁膜２６に下部電
極２５上に位置する開口部を形成する。このエッチング
の際には以下の組成比のエッチング液を用いる。
【００１９】（５０％のＨＦ）：（４０％のＮＨ
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０ 上記のようにｉ線レジスト膜をマスクとして上記のエッ
チング液により層間絶縁膜２６をエッチングすると、そ
のエッチング面（開口部の内側壁）にはテーパーが形成
される。ｉ線レジストは層間絶縁膜（ＳｉＯ2膜）２６
との密着性が良いので、開口部に形成されるテーパーの
角度も適度なものとなる。
4Ｆ）：ＣＨ3ＣＯＯＨ＝２：２０：１０ 上記のようにｉ線レジスト膜をマスクとして上記のエッ
チング液により層間絶縁膜２６をエッチングすると、そ
のエッチング面（開口部の内側壁）にはテーパーが形成
される。ｉ線レジストは層間絶縁膜（ＳｉＯ2膜）２６
との密着性が良いので、開口部に形成されるテーパーの
角度も適度なものとなる。
【００２０】この開口部内及び層間絶縁膜２６の上に
は、厚さ１０００±２００オングストローム程度のキャ
パシタ絶縁膜（誘電体膜）２７が形成されている。この
キャパシタ絶縁膜２７の上には、下部電極２５上に位置
するＡｌ−Ｓｉ−Ｃｕ合金又はＡｌ−Ｃｕ合金からなる
厚さ１００００±１５００オングストローム程度のキャ
パシタ上部電極３１が形成されている。
は、厚さ１０００±２００オングストローム程度のキャ
パシタ絶縁膜（誘電体膜）２７が形成されている。この
キャパシタ絶縁膜２７の上には、下部電極２５上に位置
するＡｌ−Ｓｉ−Ｃｕ合金又はＡｌ−Ｃｕ合金からなる
厚さ１００００±１５００オングストローム程度のキャ
パシタ上部電極３１が形成されている。
【００２１】次に、キャパシタ絶縁膜２７を形成する方
法について図１を参照しつつ説明する。
法について図１を参照しつつ説明する。
【００２２】まず、キャパシタ下部電極２５上にＣＶＤ
法により厚さ３３０オングストローム程度の第１のＳｉ
Ｏ2膜２７ｂを堆積する。次に、この第１のＳｉＯ2膜２
７ｂの表面を大気中に晒した後、第１のＳｉＯ2膜２７
ｂ上にＣＶＤ法により厚さ３３０オングストローム程度
の第２のＳｉＯ2膜２７ｃを堆積する。次に、第２のＳ
ｉＯ2膜２７ｃの表面を大気中に晒した後、第２のＳｉ
Ｏ2膜２７ｃ上にＣＶＤ法により厚さ３３０オングスト
ローム程度の第３のＳｉＯ2膜２７ｄを堆積する。この
ようにしてキャパシタ絶縁膜（誘電体膜）２７を形成す
る。この後、この絶縁膜２７上にキャパシタ上部電極３
１を形成する。
法により厚さ３３０オングストローム程度の第１のＳｉ
Ｏ2膜２７ｂを堆積する。次に、この第１のＳｉＯ2膜２
７ｂの表面を大気中に晒した後、第１のＳｉＯ2膜２７
ｂ上にＣＶＤ法により厚さ３３０オングストローム程度
の第２のＳｉＯ2膜２７ｃを堆積する。次に、第２のＳ
ｉＯ2膜２７ｃの表面を大気中に晒した後、第２のＳｉ
Ｏ2膜２７ｃ上にＣＶＤ法により厚さ３３０オングスト
ローム程度の第３のＳｉＯ2膜２７ｄを堆積する。この
ようにしてキャパシタ絶縁膜（誘電体膜）２７を形成す
る。この後、この絶縁膜２７上にキャパシタ上部電極３
１を形成する。
【００２３】上記実施の形態によれば、キャパシタ絶縁
膜２７を形成する際、ＣＶＤ法による堆積を３回行うた
め、１回目の堆積の際に生じる点欠陥２７ａは２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少なく、更に２回目の堆積の際に生じる点欠陥
は３回目の堆積の際に覆い隠される。これにより、キャ
パシタ絶縁膜２７内の欠陥数を減少させることができ、
該絶縁膜２７の膜質を向上させることができる。従っ
て、従来の静電容量部におけるキャパシタ絶縁膜のよう
に欠陥部分から電流リークが発生することがなく、歩留
まりを向上させることができる。
膜２７を形成する際、ＣＶＤ法による堆積を３回行うた
め、１回目の堆積の際に生じる点欠陥２７ａは２回目の
堆積の際に覆い隠されてその点欠陥がそのまま成長され
ることは少なく、更に２回目の堆積の際に生じる点欠陥
は３回目の堆積の際に覆い隠される。これにより、キャ
パシタ絶縁膜２７内の欠陥数を減少させることができ、
該絶縁膜２７の膜質を向上させることができる。従っ
て、従来の静電容量部におけるキャパシタ絶縁膜のよう
に欠陥部分から電流リークが発生することがなく、歩留
まりを向上させることができる。
【００２４】また、本実施の形態では、下部電極２５と
上部電極３１との間に形成する層間絶縁膜２６の開口部
にテーパーを設けているため、この開口部内にキャパシ
タ絶縁膜２７を形成する際、ステップカバレージが悪く
なるのを抑制することができる。従って、層間絶縁膜２
６の開口部内における上部電極３１と下部電極２５の短
絡を防止することができる。
上部電極３１との間に形成する層間絶縁膜２６の開口部
にテーパーを設けているため、この開口部内にキャパシ
タ絶縁膜２７を形成する際、ステップカバレージが悪く
なるのを抑制することができる。従って、層間絶縁膜２
６の開口部内における上部電極３１と下部電極２５の短
絡を防止することができる。
【００２５】また、本実施の形態では、層間絶縁膜２６
をエッチングすることにより該層間絶縁膜２６に開口部
を形成する際、ＴｉＮ膜２４をエッチングせずに残して
いる。このため、下部電極２５の表面を凹凸の少ない平
坦なものとすることができ、それにより、下部電極の表
面においてピンホール等の欠陥を減らすことができ、キ
ャパシタ絶縁膜２７の膜質を向上させることができる。
その結果、信頼性の高い静電容量部を形成することがで
きる。
をエッチングすることにより該層間絶縁膜２６に開口部
を形成する際、ＴｉＮ膜２４をエッチングせずに残して
いる。このため、下部電極２５の表面を凹凸の少ない平
坦なものとすることができ、それにより、下部電極の表
面においてピンホール等の欠陥を減らすことができ、キ
ャパシタ絶縁膜２７の膜質を向上させることができる。
その結果、信頼性の高い静電容量部を形成することがで
きる。
【００２６】つまり、上記開口部を形成する際にＴｉＮ
膜２４をもエッチング除去すると、スパッタにより形成
したＡｌ−Ｃｕ合金膜２３の表面にもともと存在する凹
凸が更に激しいものとなる。この凹凸がキャパシタ絶縁
膜２７の膜質に影響を与え、該絶縁膜２７の欠陥数を増
大させ、誘電体膜の膜厚のバラツキなどが生じ、その結
果、この半導体装置の製造において歩留まりが低下し、
信頼性が低下するという問題があるが、これらの問題を
解決することができる。
膜２４をもエッチング除去すると、スパッタにより形成
したＡｌ−Ｃｕ合金膜２３の表面にもともと存在する凹
凸が更に激しいものとなる。この凹凸がキャパシタ絶縁
膜２７の膜質に影響を与え、該絶縁膜２７の欠陥数を増
大させ、誘電体膜の膜厚のバラツキなどが生じ、その結
果、この半導体装置の製造において歩留まりが低下し、
信頼性が低下するという問題があるが、これらの問題を
解決することができる。
【００２７】尚、上記実施の形態では、キャパシタ絶縁
膜２７を３回のＣＶＤ法による堆積で形成しているが、
堆積の回数は３回に限定されず、堆積の回数が２回以上
であれば他の堆積回数とすることも可能である。堆積回
数を増やす場合は１回の堆積膜の厚さを薄くすれば良
い。
膜２７を３回のＣＶＤ法による堆積で形成しているが、
堆積の回数は３回に限定されず、堆積の回数が２回以上
であれば他の堆積回数とすることも可能である。堆積回
数を増やす場合は１回の堆積膜の厚さを薄くすれば良
い。
【００２８】また、本実施の形態では、ｉ線レジスト膜
をマスクとして層間絶縁膜２６をウエットエッチングす
ることにより開口部を形成しているが、ｉ線レジスト膜
をマスクとして層間絶縁膜２６をウエットエッチングし
た後、選択比の大きいドライエッチングをすることによ
り開口部を形成することも可能であり、さらにレジスト
膜をマスクとして層間絶縁膜２６を選択比の大きいドラ
イエッチングをすることにより開口部を形成することも
可能である。
をマスクとして層間絶縁膜２６をウエットエッチングす
ることにより開口部を形成しているが、ｉ線レジスト膜
をマスクとして層間絶縁膜２６をウエットエッチングし
た後、選択比の大きいドライエッチングをすることによ
り開口部を形成することも可能であり、さらにレジスト
膜をマスクとして層間絶縁膜２６を選択比の大きいドラ
イエッチングをすることにより開口部を形成することも
可能である。
【００２９】また、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００３０】
【発明の効果】以上説明したように本発明によれば、静
電容量部のキャパシタ絶縁膜を、酸化膜を複数回堆積す
ることにより形成している。したがって、キャパシタ絶
縁膜の欠陥数を減少させて膜質を向上させた静電容量部
を備えた半導体装置及びその製造方法を提供することが
できる。
電容量部のキャパシタ絶縁膜を、酸化膜を複数回堆積す
ることにより形成している。したがって、キャパシタ絶
縁膜の欠陥数を減少させて膜質を向上させた静電容量部
を備えた半導体装置及びその製造方法を提供することが
できる。
【図１】本発明の実施の形態による静電容量部を拡大し
て示す断面図である。
て示す断面図である。
【図２】図１に示す静電容量部を備えた半導体装置を示
す断面図である。
す断面図である。
２２ 下地膜 ２３ Ａｌ−Ｃｕ合金膜（又はＡｌ−Ｓｉ−Ｃｕ合金
膜） ２４ ＴｉＮ膜 ２５ キャパシタ
下部電極 ２６ 層間絶縁膜（ＳｉＯ2膜） ２７ キャパシタ
絶縁膜 ２７ａ 点欠陥 ２７ｂ 第１のＳ
ｉＯ2膜 ２７ｃ 第２のＳｉＯ2膜 ２７ｄ 第３のＳ
ｉＯ2膜 ３１ キャパシタ上部電極
膜） ２４ ＴｉＮ膜 ２５ キャパシタ
下部電極 ２６ 層間絶縁膜（ＳｉＯ2膜） ２７ キャパシタ
絶縁膜 ２７ａ 点欠陥 ２７ｂ 第１のＳ
ｉＯ2膜 ２７ｃ 第２のＳｉＯ2膜 ２７ｄ 第３のＳ
ｉＯ2膜 ３１ キャパシタ上部電極
Claims (8)
- 【請求項１】 下部電極と、 該下部電極上に形成されたキャパシタ絶縁膜と、 該キャパシタ絶縁膜上に形成された上部電極と、 を具備し、 上記キャパシタ絶縁膜は、酸化膜を複数回堆積すること
により形成されたものであることを特徴とする半導体装
置。 - 【請求項２】 下部電極と、 該下部電極上に形成された層間絶縁膜と、 該層間絶縁膜に形成された、該下部電極上に位置し且つ
内側壁がテーパー状に形成された開口部と、 該開口部内及び該層間絶縁膜上に形成されたキャパシタ
絶縁膜と、 該キャパシタ絶縁膜上に形成された、上記下部電極上に
位置し且つ該開口部上に形成された上部電極と、 を具備し、 上記キャパシタ絶縁膜は、酸化膜を複数回堆積すること
により形成されたものであることを特徴とする半導体装
置。 - 【請求項３】 上記下部電極は、その表面にＴｉＮ膜を
有することを特徴とする請求項２記載の半導体装置。 - 【請求項４】 下部電極上に酸化膜を複数回堆積するこ
とにより、該下部電極上にキャパシタ絶縁膜を形成する
工程と、 該キャパシタ絶縁膜上に上部電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 上記酸化膜を複数回堆積する際、各堆積
工程の後に酸化膜を大気中に晒すことを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項６】 下部電極上に酸化膜からなる層間絶縁膜
を堆積する工程と、 該層間絶縁膜上にｉ線レジスト膜を形成する工程と、 該ｉ線レジスト膜をマスクとして該層間絶縁膜をエッチ
ングすることにより、該層間絶縁膜に内側壁がテーパー
状の開口部を形成する工程と、 該開口部内及び該層間絶縁膜上に、酸化膜を複数回堆積
することによりキャパシタ絶縁膜を形成する工程と、 該キャパシタ絶縁膜上且つ該開口部上に上部電極を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 上記層間絶縁膜をエッチングする際は、
少なくともウエットエッチングを含むエッチング工程を
用いることを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項８】 上記ウエットエッチングでは、下記の組
成比からなるエッチング液を用いることを特徴とする請
求項７記載の半導体装置の製造方法。 （５０％のＨＦ）：（４０％のＮＨ4Ｆ）：ＣＨ3ＣＯＯ
Ｈ＝２：２０：１０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018668A JP2000223660A (ja) | 1999-01-27 | 1999-01-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018668A JP2000223660A (ja) | 1999-01-27 | 1999-01-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223660A true JP2000223660A (ja) | 2000-08-11 |
Family
ID=11977997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11018668A Withdrawn JP2000223660A (ja) | 1999-01-27 | 1999-01-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056207A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| WO2023189638A1 (ja) * | 2022-03-31 | 2023-10-05 | ミツミ電機株式会社 | 光学式ガスセンサ装置 |
-
1999
- 1999-01-27 JP JP11018668A patent/JP2000223660A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056207A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| WO2023189638A1 (ja) * | 2022-03-31 | 2023-10-05 | ミツミ電機株式会社 | 光学式ガスセンサ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060208 |