JPH06120502A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06120502A JPH06120502A JP4266956A JP26695692A JPH06120502A JP H06120502 A JPH06120502 A JP H06120502A JP 4266956 A JP4266956 A JP 4266956A JP 26695692 A JP26695692 A JP 26695692A JP H06120502 A JPH06120502 A JP H06120502A
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Landscapes
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】ボトムゲート型薄膜トランジスタに於けるしき
い値電圧のばらつきを少くする。 【構成】ボトムゲート型薄膜トランジスタを有する半導
体装置の製造工程において、ゲート絶縁膜としての酸化
シリコン膜を化学気相成長法により形成した後、チャネ
ル領域となるシリコン薄膜を堆積する前に加熱した硫酸
／過酸化水素水混合液中に浸す。この処理により、安定
なシリコン／シリコン酸化膜界面を得ることができ、薄
膜トランジスタのしきい値電圧のばらつきを抑えること
ができる。
い値電圧のばらつきを少くする。 【構成】ボトムゲート型薄膜トランジスタを有する半導
体装置の製造工程において、ゲート絶縁膜としての酸化
シリコン膜を化学気相成長法により形成した後、チャネ
ル領域となるシリコン薄膜を堆積する前に加熱した硫酸
／過酸化水素水混合液中に浸す。この処理により、安定
なシリコン／シリコン酸化膜界面を得ることができ、薄
膜トランジスタのしきい値電圧のばらつきを抑えること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に化学気相成長法（以降ＣＶＤ法と称す）によ
り形成されたシリコン酸化膜をゲート絶縁膜とする薄膜
トランジスタを有する半導体装置の製造方法に関する。
関し、特に化学気相成長法（以降ＣＶＤ法と称す）によ
り形成されたシリコン酸化膜をゲート絶縁膜とする薄膜
トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、スタティック型ランダム・アクセ
ス・メモリ（ＳＲＡＭ）においては、メモリセルにポリ
シリコン抵抗を負荷として用いる負荷型セルが用いられ
てきた。しかし近年デバイスの縮小化にともない高抵抗
のポリシリコン抵抗が必要となり、この結果オフ状態に
あるトランジスタのリーク電流における負荷抵抗による
電位が増大し、トランジスタのオン／オフの判定が困難
となって来ている。そこで最近のＳＲＡＭにおいては、
ポリシリコン抵抗の負荷を用いずに薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下Ｔ
ＦＴと称す）を用いたＣＭＯＳ構造のメモリセルとなり
つつある。
ス・メモリ（ＳＲＡＭ）においては、メモリセルにポリ
シリコン抵抗を負荷として用いる負荷型セルが用いられ
てきた。しかし近年デバイスの縮小化にともない高抵抗
のポリシリコン抵抗が必要となり、この結果オフ状態に
あるトランジスタのリーク電流における負荷抵抗による
電位が増大し、トランジスタのオン／オフの判定が困難
となって来ている。そこで最近のＳＲＡＭにおいては、
ポリシリコン抵抗の負荷を用いずに薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下Ｔ
ＦＴと称す）を用いたＣＭＯＳ構造のメモリセルとなり
つつある。
【０００３】以下このＴＦＴの形成方法について図面を
参照して説明する。図２はＳＲＡＭにおけるＴＦＴ部の
断面図、図３はＴＦＴの形成法の工程図である。本説明
においてはＴＦＴ形成についてのみ記述するため、前工
程であるトランジスタの形成工程及びその断面図は省略
している。またＴＦＴには、ゲート電極を下部に有する
ボトムゲート型ＴＦＴとゲート電極を上部下部両面に有
するデュアルゲート型ＴＦＴの２種類があるが、本説明
においてはゲート電極を下部に有するボトムゲート型Ｔ
ＦＴについて述べる。
参照して説明する。図２はＳＲＡＭにおけるＴＦＴ部の
断面図、図３はＴＦＴの形成法の工程図である。本説明
においてはＴＦＴ形成についてのみ記述するため、前工
程であるトランジスタの形成工程及びその断面図は省略
している。またＴＦＴには、ゲート電極を下部に有する
ボトムゲート型ＴＦＴとゲート電極を上部下部両面に有
するデュアルゲート型ＴＦＴの２種類があるが、本説明
においてはゲート電極を下部に有するボトムゲート型Ｔ
ＦＴについて述べる。
【０００４】まずシリコン基板１上の酸化シリコン膜２
上にポリシリコン膜をＣＶＤ法により形成し、その後に
Ｎ型不純物であるリンをポリシリコン膜にイオン注入し
てＮ型導電領域を形成する。次にフォトリソグラフィー
法を用いて所定の領域をフォトレジスト膜で被覆し、ド
ライエッチング法によりゲート電極となる領域のみポリ
シリコン膜を残しゲート電極３を形成する。
上にポリシリコン膜をＣＶＤ法により形成し、その後に
Ｎ型不純物であるリンをポリシリコン膜にイオン注入し
てＮ型導電領域を形成する。次にフォトリソグラフィー
法を用いて所定の領域をフォトレジスト膜で被覆し、ド
ライエッチング法によりゲート電極となる領域のみポリ
シリコン膜を残しゲート電極３を形成する。
【０００５】次にゲート酸化膜４となる酸化シリコン膜
をＣＶＤ法により堆積する。このＴＦＴのドレインは隣
接するフリップフロップにおいて対になるＴＦＴのゲー
ト領域と接続される必要があるため、酸化シリコン膜の
一部にコンタクト孔５を形成する。このため、フォトリ
ソグラフィー法及びウェットエッチング法により酸化シ
リコン膜の一部を除去する。次にチャネルを形成するた
めのシリコン薄膜６を形成する。このシリコン薄膜６は
アモルファス状態のシリコンをＣＶＤ法により堆積した
後に６００℃程度の温度で不活性ガス中で熱処理して結
晶化させたポリシリコン膜を用いる。このシリコン薄膜
６にリンをイオン注入してＮ型とした後にフォトリソグ
ラフィー法により所定の領域をフォトレジスト膜で被覆
したのち、ボロンのイオン注入を行い、ソース７Ａ及び
ドレイン７Ｂを形成する。次にフォトリソグラフィー法
及びドライエッチング法によりシリコン薄膜６の所要部
を残す。以降の層間膜，配線等の形成を行ないＴＦＴを
完成させる。
をＣＶＤ法により堆積する。このＴＦＴのドレインは隣
接するフリップフロップにおいて対になるＴＦＴのゲー
ト領域と接続される必要があるため、酸化シリコン膜の
一部にコンタクト孔５を形成する。このため、フォトリ
ソグラフィー法及びウェットエッチング法により酸化シ
リコン膜の一部を除去する。次にチャネルを形成するた
めのシリコン薄膜６を形成する。このシリコン薄膜６は
アモルファス状態のシリコンをＣＶＤ法により堆積した
後に６００℃程度の温度で不活性ガス中で熱処理して結
晶化させたポリシリコン膜を用いる。このシリコン薄膜
６にリンをイオン注入してＮ型とした後にフォトリソグ
ラフィー法により所定の領域をフォトレジスト膜で被覆
したのち、ボロンのイオン注入を行い、ソース７Ａ及び
ドレイン７Ｂを形成する。次にフォトリソグラフィー法
及びドライエッチング法によりシリコン薄膜６の所要部
を残す。以降の層間膜，配線等の形成を行ないＴＦＴを
完成させる。
【０００６】
【発明が解決しようとする課題】上述した従来のＴＦＴ
の製造方法においては、ＴＦＴのゲート酸化膜を熱酸化
法により形成することは構造的に不可能であるため、ゲ
ート酸化膜をＣＶＤ法を用いて形成している。また、ゲ
ート酸化膜となる酸化シリコン膜にコンタクト孔を形成
するためにフォトリソグラフィー法を用いている。
の製造方法においては、ＴＦＴのゲート酸化膜を熱酸化
法により形成することは構造的に不可能であるため、ゲ
ート酸化膜をＣＶＤ法を用いて形成している。また、ゲ
ート酸化膜となる酸化シリコン膜にコンタクト孔を形成
するためにフォトリソグラフィー法を用いている。
【０００７】即ち、酸化シリコン膜上にフォトレジスト
を塗布し、感光現像処理を行い所定の領域のマスクを形
成し、ドライエッチング法によりコンタクト孔を形成す
る。次にフォトレジスト膜を除去するために有機系溶剤
または硫酸／過酸化水素混合液に浸す。またパーティク
ルを除去するため水酸化アンモニウム／過酸化水素／水
の混合液を含む洗浄液による洗浄が行われる。ＣＶＤ法
により形成された酸化シリコン膜ではこれらのウェット
処理工程で酸化シリコン膜表面状態が変化する。即ち、
ＣＶＤ法により堆積して形成した酸化シリコン膜には、
シリコンと酸素の結合部（Ｓｉ−Ｏ結合）の他にシリコ
ンと水素の結合部（Ｓｉ−Ｈ結合）やシリコンとシリコ
ンの結合部（Ｓｉ−Ｓｉ結合）が多く含まれる。ＣＶＤ
法により形成したままの状態では８００℃程度で処理す
るため、炉体から出炉する際にＳｉ−Ｈ結合部やＳｉ−
Ｓｉ結合部がＳｉ−Ｏ結合に置換されるため問題とはな
らない。しかし、エッチング作用を伴うウェット処理、
例えば、ＨＦ処理、水酸化アンモニウム／過酸化水素／
水の混合液による洗浄などを行うと酸化膜表面にＳｉ−
Ｓｉ結合部が露出したり、Ｓｉ−Ｈ結合がＳｉ−ＯＨ結
合に置換されるなどの現象が生じ、酸化膜表面に電荷を
誘起したり、キャリアの捕獲準位を形成してしまう。
を塗布し、感光現像処理を行い所定の領域のマスクを形
成し、ドライエッチング法によりコンタクト孔を形成す
る。次にフォトレジスト膜を除去するために有機系溶剤
または硫酸／過酸化水素混合液に浸す。またパーティク
ルを除去するため水酸化アンモニウム／過酸化水素／水
の混合液を含む洗浄液による洗浄が行われる。ＣＶＤ法
により形成された酸化シリコン膜ではこれらのウェット
処理工程で酸化シリコン膜表面状態が変化する。即ち、
ＣＶＤ法により堆積して形成した酸化シリコン膜には、
シリコンと酸素の結合部（Ｓｉ−Ｏ結合）の他にシリコ
ンと水素の結合部（Ｓｉ−Ｈ結合）やシリコンとシリコ
ンの結合部（Ｓｉ−Ｓｉ結合）が多く含まれる。ＣＶＤ
法により形成したままの状態では８００℃程度で処理す
るため、炉体から出炉する際にＳｉ−Ｈ結合部やＳｉ−
Ｓｉ結合部がＳｉ−Ｏ結合に置換されるため問題とはな
らない。しかし、エッチング作用を伴うウェット処理、
例えば、ＨＦ処理、水酸化アンモニウム／過酸化水素／
水の混合液による洗浄などを行うと酸化膜表面にＳｉ−
Ｓｉ結合部が露出したり、Ｓｉ−Ｈ結合がＳｉ−ＯＨ結
合に置換されるなどの現象が生じ、酸化膜表面に電荷を
誘起したり、キャリアの捕獲準位を形成してしまう。
【０００８】この最表面部はＴＦＴのゲート領域に当た
り、誘起された電荷や捕獲準位が存在することによりＴ
ＦＴのしきい値電圧Ｖｔｈが正常な値からシフトすると
いう問題が生じる。またこのシフト量は製造ロットが異
なるとシフト量も異なったり、シリコンウェハの面内で
ばらつくという問題があり、ＴＦＴの歩留まり低下の原
因となっていた。
り、誘起された電荷や捕獲準位が存在することによりＴ
ＦＴのしきい値電圧Ｖｔｈが正常な値からシフトすると
いう問題が生じる。またこのシフト量は製造ロットが異
なるとシフト量も異なったり、シリコンウェハの面内で
ばらつくという問題があり、ＴＦＴの歩留まり低下の原
因となっていた。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介してゲート電極を
形成し、このゲート電極上に化学気相成長法によりゲー
ト酸化膜となる酸化シリコン膜を形成し、この酸化シリ
コン膜上にチャネル領域となるシリコン薄膜を形成する
半導体装置の製造方法において、前記シリコン薄膜を堆
積する前に前記酸化シリコン膜を硝酸または硫酸／過酸
化水素水混合液で処理するものである。
造方法は、半導体基板上に絶縁膜を介してゲート電極を
形成し、このゲート電極上に化学気相成長法によりゲー
ト酸化膜となる酸化シリコン膜を形成し、この酸化シリ
コン膜上にチャネル領域となるシリコン薄膜を形成する
半導体装置の製造方法において、前記シリコン薄膜を堆
積する前に前記酸化シリコン膜を硝酸または硫酸／過酸
化水素水混合液で処理するものである。
【００１０】リソグラフィー法を用いた場合にフォトレ
ジスト膜剥離後の洗浄等によるエッチング作用に伴う酸
化シリコン膜表面の変化即ち、Ｓｉ−Ｈ結合、Ｓｉ−Ｏ
Ｈ結合、Ｓｉ−Ｓｉ結合の増加が生じるが、酸化作用の
強い水溶液中に浸すことにより表面が酸素で置換される
ようになる。よって、酸化シリコン膜表面は酸素で終端
された構造となる。この構造は非常に安定な状態であ
り、電荷の増大及び捕獲準位の形成を防ぐことができ
る。この後にアモルファス状態のシリコン膜の成長をお
こなうため、非常に安定なシリコン／シリコン酸化膜界
面を得ることができる。
ジスト膜剥離後の洗浄等によるエッチング作用に伴う酸
化シリコン膜表面の変化即ち、Ｓｉ−Ｈ結合、Ｓｉ−Ｏ
Ｈ結合、Ｓｉ−Ｓｉ結合の増加が生じるが、酸化作用の
強い水溶液中に浸すことにより表面が酸素で置換される
ようになる。よって、酸化シリコン膜表面は酸素で終端
された構造となる。この構造は非常に安定な状態であ
り、電荷の増大及び捕獲準位の形成を防ぐことができ
る。この後にアモルファス状態のシリコン膜の成長をお
こなうため、非常に安定なシリコン／シリコン酸化膜界
面を得ることができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例であるＴＦＴの形成法
を説明するための工程図である。以下図２と共に説明す
る。
る。図１は本発明の第１の実施例であるＴＦＴの形成法
を説明するための工程図である。以下図２と共に説明す
る。
【００１２】まず従来例と同様に、トランジスタ等の素
子が形成されたシリコン基板１上に酸化シリコン膜２を
形成する。次でその上にポリシリコンからなるゲート電
極３を形成した後にゲート酸化膜４となる酸化シリコン
膜をＣＶＤ法により堆積する。次でフォトリソグラフィ
ー法およびウェットエッチング法により酸化シリコン膜
の一部を除去しコンタクト孔５を形成する。有機溶剤ま
たは硫酸／過酸化水素水混合液によりフォトレジスト膜
を除去する。次にパーティクルを除去するために水酸化
アンモニウム／過酸化水素／水の混合液による洗浄を行
う。
子が形成されたシリコン基板１上に酸化シリコン膜２を
形成する。次でその上にポリシリコンからなるゲート電
極３を形成した後にゲート酸化膜４となる酸化シリコン
膜をＣＶＤ法により堆積する。次でフォトリソグラフィ
ー法およびウェットエッチング法により酸化シリコン膜
の一部を除去しコンタクト孔５を形成する。有機溶剤ま
たは硫酸／過酸化水素水混合液によりフォトレジスト膜
を除去する。次にパーティクルを除去するために水酸化
アンモニウム／過酸化水素／水の混合液による洗浄を行
う。
【００１３】この洗浄を行った後に９６％硫酸と３０％
過酸化水素水を４：１で混合し１００℃以上に加熱した
水溶液中で酸化シリコン膜表面を１０分間処理し、酸化
シリコン膜表面を酸素により終端される。続いてその上
にアモルファス状態のシリコンをＣＶＤ法により堆積し
た後に熱処理してポリシリコンとしたシリコン薄膜６に
リンをイオン注入してＮ型とする。次でボロンのイオン
注入を行いソース７Ａ及びドレイン７Ｂを形成し熱処理
により不純物を活性化し、シリコン薄膜６をパターニン
グする。以降の層間膜，配線等を形成してＴＦＴを完成
させる。
過酸化水素水を４：１で混合し１００℃以上に加熱した
水溶液中で酸化シリコン膜表面を１０分間処理し、酸化
シリコン膜表面を酸素により終端される。続いてその上
にアモルファス状態のシリコンをＣＶＤ法により堆積し
た後に熱処理してポリシリコンとしたシリコン薄膜６に
リンをイオン注入してＮ型とする。次でボロンのイオン
注入を行いソース７Ａ及びドレイン７Ｂを形成し熱処理
により不純物を活性化し、シリコン薄膜６をパターニン
グする。以降の層間膜，配線等を形成してＴＦＴを完成
させる。
【００１４】このように第１の実施例によれば、アモル
ファス状態のシリコンを堆積する前に酸化シリコン膜表
面を硫酸／過酸化水素の混合溶液で処理し、酸化シリコ
ン膜表面を酸素により終端させているため、シリコン／
シリコン酸化膜界面を安定にすることができる。
ファス状態のシリコンを堆積する前に酸化シリコン膜表
面を硫酸／過酸化水素の混合溶液で処理し、酸化シリコ
ン膜表面を酸素により終端させているため、シリコン／
シリコン酸化膜界面を安定にすることができる。
【００１５】図４に従来法によるＴＦＴのしきい値電圧
のばらつきおよび第１の実施例の酸化処理を含む製造方
法により製造したＴＦＴのしきい値電圧のウェハ面内ば
らつきを示す。従来例と比較して第１の実施例によれ
ば、ＴＦＴのしきい値電圧のウェハ面内ばらつきをより
抑えることができる。
のばらつきおよび第１の実施例の酸化処理を含む製造方
法により製造したＴＦＴのしきい値電圧のウェハ面内ば
らつきを示す。従来例と比較して第１の実施例によれ
ば、ＴＦＴのしきい値電圧のウェハ面内ばらつきをより
抑えることができる。
【００１６】次に本発明の第２の実施例について説明す
る。第１の実施例ではゲート絶縁膜となる酸化シリコン
膜表面を硫酸／過酸化水素水混合液により酸化している
のに対し、本第２の実施例においては沸騰した硝酸水溶
液（１：１）中で１０分間処理することにより酸化シリ
コン膜表面を酸化するものである。本第２の実施例にお
いては沸点に達するように加熱すればよいので温度制御
が容易であることや、単一の溶液を用いているので濃度
制御が容易でかつ、混合比のばらつきによる影響がない
などの利点を有する。
る。第１の実施例ではゲート絶縁膜となる酸化シリコン
膜表面を硫酸／過酸化水素水混合液により酸化している
のに対し、本第２の実施例においては沸騰した硝酸水溶
液（１：１）中で１０分間処理することにより酸化シリ
コン膜表面を酸化するものである。本第２の実施例にお
いては沸点に達するように加熱すればよいので温度制御
が容易であることや、単一の溶液を用いているので濃度
制御が容易でかつ、混合比のばらつきによる影響がない
などの利点を有する。
【００１７】
【発明の効果】以上説明したように本発明は、ＴＦＴを
有する半導体装置の製造工程において、ゲート絶縁膜と
なる酸化シリコン膜をリソグラフィー法を伴う洗浄の後
に、硝酸または硫酸／過酸化水素水混合液で処理し、次
でシリコン薄膜を形成することにより、安定なシリコン
／シリコン酸化膜界面を形成できる。このため、ＴＦＴ
のしきい値電圧のばらつきを抑えることができ、半導体
装置の歩留まりを向上させることができる。
有する半導体装置の製造工程において、ゲート絶縁膜と
なる酸化シリコン膜をリソグラフィー法を伴う洗浄の後
に、硝酸または硫酸／過酸化水素水混合液で処理し、次
でシリコン薄膜を形成することにより、安定なシリコン
／シリコン酸化膜界面を形成できる。このため、ＴＦＴ
のしきい値電圧のばらつきを抑えることができ、半導体
装置の歩留まりを向上させることができる。
【図１】本発明の第１の実施例を説明するための工程
図。
図。
【図２】ＳＲＡＭにおけるＴＦＴ部の断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程図。
工程図。
【図４】実施例及び従来例により形成したＴＦＴのしき
い値電圧のウェハ面内のばらつきを示す図。
い値電圧のウェハ面内のばらつきを示す図。
１ シリコン基板 ２ 酸化シリコン膜 ３ ゲート電極 ４ ゲート酸化膜 ５ コンタクト孔 ６ シリコン薄膜 ７Ａ ソース ７Ｂ ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 7514−4Ｍ Ｈ０１Ｌ 27/10 ３８１
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介してゲート電
極を形成し、このゲート電極上に化学気相成長法により
ゲート酸化膜となる酸化シリコン膜を形成し、この酸化
シリコン膜上にチャネル領域となるシリコン薄膜を形成
する半導体装置の製造方法において、前記シリコン薄膜
を堆積する前に前記酸化シリコン膜を硝酸または硫酸／
過酸化水素水混合液で処理することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266956A JP2842090B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266956A JP2842090B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120502A true JPH06120502A (ja) | 1994-04-28 |
| JP2842090B2 JP2842090B2 (ja) | 1998-12-24 |
Family
ID=17438033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266956A Expired - Fee Related JP2842090B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842090B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027453A (ja) * | 2005-07-19 | 2007-02-01 | Osaka Univ | 酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法 |
-
1992
- 1992-10-06 JP JP4266956A patent/JP2842090B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027453A (ja) * | 2005-07-19 | 2007-02-01 | Osaka Univ | 酸化膜の形成方法並びにその酸化膜を備えた半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2842090B2 (ja) | 1998-12-24 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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