JPH0612337A - メモリモジュールおよびこれを用いたコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 メモリモジュールを、コンピュータにおける
パリティチェックの有無にかかわらず、そのメモリ増設
用コネクタに装着可能とし、メモリモジュールの共用化
およびメモリの使用個数の低減をを図る。 【構成】 メモリモジュール１内に、メモリモジュール
１のＤＲＡＭ３１ないし３８から読み出したデータに基
づいてパリティビットを生成するパリティジェネレータ
４１を設け、外部からデータを読み出す場合、読み出す
データに応じて正しいパリティビットを付加してデータ
を出力する。従って、このメモリモジュール１は、パリ
ティビットを記憶するためのＤＲＡＭを省略でき、メモ
リ増設用コネクタを有するコンピュータのパリティチェ
ックの機能の如何にかかわらず、使用可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリモジュールおよ
びこれを用いたコンピュータに関し、詳しくはメモリに
書き込まれたデータの誤り検出用データを扱う仕様のメ
モリ増設用コネクタに装着可能なメモリモジュール、お
よびかかる仕様のメモリ増設用コネクタに誤り検出用デ
ータを記憶しないメモリモジュールを装着可能なコンピ
ュータに関する。

【０００２】

【従来の技術】従来、コンピュータに用いられるメモ
リ、特に読み出し・書き込み自在な半導体メモリでは、
書き込んだデータの信頼性を確保するために、パリティ
やチェックサムなどの情報を付加する構成がとられてい
る。パリティを例にとると、プロセッサ（以下、ＣＰＵ
という）とメモリとを接続するデータバスに、そのデー
タを取り込んでパリティを生成するパリティジェネレー
タを設ける。このパリティジェネレータは、通常８ビッ
トのデータに対して１ビットのパリティデータを生成す
る。メモリは９ビット構成になっており、８ビットのデ
ータの書き込みがなされる場合、９ビット目には、パリ
ティジェネレータが生成したパリティデータが書き込ま
れる。データバスの幅が大きい場合には、８ビット毎に
パリティデータを付けることになり、例えばバス幅が１
６ビット、３２ビットの場合には、パリティビットを加
えたデータは、それぞれ１８ビット、３６ビットとな
る。

【０００３】一方、データを読み出す場合には、９ビッ
トのデータのパリティがチェックされ、パリティが書込
時に定めた偶奇性を有しない場合には、パリティエラー
として、何らかの対応をとる。ところで、こうしたメモ
リの内容の信頼性を確保する手法には、様々な考え方が
あり、重大なエラーとして処理するものから、軽微なエ
ラーとして処理するものまで様々である。前者の考え方
は、データには、ＣＰＵが実行する命令も含まれてお
り、パリティエラーが発生した場合には暴走の危険性が
あるとして、直ちにＣＰＵの動作を停止する。一方、単
純なデータのみが記憶されている場合には、ＣＰＵの停
止といった特別な措置までは行なわない考え方も存在す
る。これらは、メモリシステムを組み込むコンピュータ
の性格、使用目的などにより定まる。

【０００４】

【発明が解決しようとする課題】しかしながら、メモリ
容量を拡張するために増設用スロットを備えたコンピュ
ータには、拡張用コネクタに接続されたメモリモジュー
ルとの間でこのパリティチェックの信号をやり取りする
タイプのものと、パリティチェックを行なわない構成と
なっているものとがあり、メモリモジュールの共通化を
図る上で問題となっていた。即ち、前者に合わせて設計
すれば後者に装着した場合、パリティチェック用のメモ
リが無駄になり、逆にパリティチェック用のメモリを持
たない構成にすれば、パリティチェックを行なうのコン
ピュータに使用することができない。

【０００５】また、最近では、半導体メモリの信頼性が
向上し、パリティエラーの可能性が極めて低くなってき
ており、メモリモジュールとしてはパリティチェックの
必要がないと判断できる場合でも、パリティチェックを
重視する旧来の設計のコンピュータに装着する可能性を
考え、高価なメモリを使用せねばならないことが多く、
コストの低減のみならず、省資源、省エネルギの観点か
らも問題となっていた。

【０００６】本発明は、こうした問題を解決し、パリテ
ィチェックの構成に柔軟に対処できるメモリモジュール
およびこれを用いたコンピュータを提供することを目的
としてなされ、次の構成を採った。

【０００７】

【課題を解決するための手段】本発明のメモリモジュー
ルは、図１に例示するように、コンピュータ内部のプロ
セッサから少なくともデータの読出が可能に信号線が構
成されたメモリ増設用コネクタＭ１に接続されるメモリ
モジュールであって、メモリに記憶されたデータを読み
出す信号を、前記メモリ増設用コネクタＭ１を介して受
け取ったとき、該メモリから読み出されたデータに応じ
て、前記誤り検出用データを生成する誤り検出データ生
成手段Ｍ２を備えたことを要旨とする。

【０００８】一方、本発明のコンピュータは、論理演算
を行なうプロセッサと、少なくとも該プロセッサの処理
に関連するデータを記憶する内部メモリと、メモリモジ
ュールが装着可能なメモリ増設用コネクタと、該内部メ
モリもしくは前記メモリ増設用コネクタに装着されたメ
モリモジュールにデータを書き込むとき、該データに応
じて誤り検出用のデータを生成し、これを出力する誤り
検出データ出力手段と、前記内部メモリからデータを読
み出す際、該データに関連づけて書込時に記憶された前
記誤り検出用データを読み出し、該データと該誤り検出
用データとから、該読み出したデータの確からしさを判
定するデータ判定手段とを備えたコンピュータであっ
て、前記増設用コネクタには、前記プロセッサによるメ
モリモジュールへのデータの書込時に、前記誤り検出デ
ータ出力手段により生成された誤り検出用のデータを出
力する誤りデータ出力信号線が接続され、更に、前記メ
モリモジュールに記憶されたデータの読出が行なわれる
際、該メモリモジュールから読み出されたデータに応じ
て、前記誤り検出用データを生成し、前記データ判定手
段に出力する誤り検出データ生成手段を備えたことを要
旨とする。

【０００９】

【作用】以上のように構成された本発明のメモリモジュ
ールは、メモリ増設用コネクタＭ１を介して、メモリに
記憶されたデータを読み出す信号を受け取ったとき、誤
り検出データ生成手段Ｍ２が、メモリから読み出された
データに応じて、誤り検出用データを生成する。従っ
て、このメモリモジュールは、データの読み出し時に、
誤り検出を行なう構成のメモリ増設用コネクタＭ１に接
続しても、そのまま使用することができる。

【００１０】一方、本発明のコンピュータは、メモリモ
ジュールをメモリ増設用コネクタに装着したものであ
り、コンピュータ内部には、誤り検出データ出力手段と
データ判定手段とが設けられ、内部メモリおよびメモリ
増設用コネクタに装着されたメモリモジュールに対して
書き込まれたデータの確からしさを判定可能である。メ
モリ増設用コネクタには、誤り検出データ出力手段によ
り生成された誤り検出用のデータを出力する誤りデータ
出力信号線が接続されているが、かかるメモリ増設用コ
ネクタに装着された請求項１記載のメモリモジュール
は、この信号を利用しない。一方、メモリモジュールか
らデータを読み出す時には、誤り検出データ生成手段
が、メモリモジュールから読み出されたデータに応じ
て、誤り検出用データを生成し、データ判定手段に出力
する。従って、誤り検出用データを記憶するメモリを持
たなくても、データの確からしさの判定を行なうコンピ
ュータに、メモリモジュールを装着して使用することが
できる。

【００１１】なお、誤り検出データ生成手段は、メモリ
モジュール上に設けるのが好ましいが、コンピュータの
他の拡張スロットやバスに直結された内部のコネクタな
どに接続して組み込む構成とすることもできる。また、
誤り検出用データとしては、パリティデータのほか、チ
ェックサム、ハーモニックコード、サイクリックレダン
ダンシコード（ＣＲＣ）など、公知の種々のデータを用
いることが可能である。

【００１２】

【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の好適な実施例について説
明する。図２は、実施例としてのメモリモジュール１
を、増設用コネクタ３に装着したコンピュータ５の内部
構成を示す概略構成図、図３は、このメモリモジュール
１の内部構成を示すブロック図である。

【００１３】図示するように、このコンピュータ５の内
部には、周知のＣＰＵ１１，ＲＯＭ１２，ＲＡＭ１４，
液晶ディスプレイ１６に画像データを出力する画像コン
トローラ１８，パリティコントローラ２０などが備えら
れている。ＣＰＵ１１，ＲＯＭ１２などは、アドレス信
号線，データ信号線，制御信号線を含む内部バス２２に
より相互に接続されている。コンピュータ５は、データ
バス幅１６ビット、アドレスバス幅２４ビットのアーキ
テクチャを有する。ＲＡＭ１４は、１ビット×１メガの
ダイナミックＲＡＭ１８個から構成されている。これら
のダイナミックメモリは、８個を１組として、それぞれ
下位バイト、上位バイトを形成しており、その他のＤＲ
ＡＭは、各組ごと１ビットのパリティビットの記憶用に
用いられている。なお、これらの素子のコンピュータ内
部における役割は周知のものなので、ここでは説明は省
略する。

【００１４】パリティコントローラ２０は、メモリ１４
の内部構成｛（８＋１）×２組｝に対応して、９ビット
のデータにおける値１のビットの数の偶奇性をチェック
する同一の構成が２組設けられている。偶奇性のチェッ
クを行なう素子は、例えば、テキサスインスツルメンツ
社製ＴＴＬ７４ＬＳ２８０等を用いることができる。９
ビットを単位として考えると、その素子の８ビットの入
力端子ＡないしＨは内部データバスの上位バイトもしく
は下位バイトに、１ビットの入力端子ＩはＲＡＭ１４に
設けられたパリティチェック用のメモリのデータ出力端
子Ｏに接続されている。偶奇性をチェックする素子は、
ＲＡＭ１４に対する読み書きが行なわれる際、データバ
スに出力された８ビットのデータおよびパリティ用のデ
ータ１ビットの合計９ビットに対して、そのデータ中に
含まれる値１のビットの数を数え、これが奇数個である
場合に出力がハイレベルとなる出力ＯＤＤを有する。

【００１５】従って、内部のＲＡＭ１４に対してアクセ
スがなされる場合のパリティコントローラ２０とＲＡＭ
１４とのデータのやり取りは次の通りとなる。 ＲＡＭ１４にデータを書き込む場合 ＣＰＵ１１からデータを書き込む場合、ＣＰＵ１１の出
力した書込アドレスは、上位・下位に時分割されてアド
レスバスに出力される。また、アドレス信号が確立する
と同時に、ＲＡＭ１４に書き込もうとするデータがデー
タバス上に出力され、ＲＡＭ１４へのデータの書込を許
可するライトイネーブル信号／ＷＥもアクティブ状態
（ロウレベル）とされる。この時、パリティ用の入力Ｉ
には、ＣＰＵ１１からデータが出力されることはないか
ら、入力Ｉはロウレベルに維持される。データバスに出
力された８ビットのデータＤ０ないしＤ７，Ｄ８ないし
Ｄ１５および端子Ｉへのデータを受けたパリティコント
ローラ２０内の素子は、データに含まれる値１のビット
の数の偶奇性に基づき、出力ＯＤＤをロウレベル（パリ
ティ＝偶数）もしくはハイレベル（パリティ＝奇数）に
決定する。この出力ＯＤＤの内容が、ＲＡＭ１４のパリ
ティ用のメモリに書き込まれる。

【００１６】 ＲＡＭ１４からデータを読み出す場合 ＣＰＵ１１がＲＡＭ１４からデータを読み出す場合、Ｃ
ＰＵの出力した読出アドレスは、上位・下位に時分割さ
れアドレスバスに出力される。このアドレス信号がＲＡ
Ｍ１４に与えられ、ライトイネーブルの信号／ＷＥがデ
ィスエーブルされたまま所定時間経過すると、ＲＡＭ１
４のメモリ素子から対応するアドレスのデータが読み出
され、データバスに出力される。このアドレス信号はＲ
ＡＭ１４のパリティ用のメモリにも付与されるから、同
時にパリティ用の１ビットのデータも読み出され、パリ
ティコントローラ２０の入力端子Ｉに出力される。パリ
ティ用のメモリには、データの書込時に偶数パリティに
対して値０が、奇数パリティに対して値１が書き込まれ
ているため、このパリティ用のデータ（１ビット）を加
えた９ビット全体でのデータの偶奇性は、結果的に偶数
パリティに保たれることになる。従って、パリティコン
トローラ２０の出力ＯＤＤは、ＲＡＭ１４からのデータ
の読出時には、パリティエラーがない限り、ロウレベル
に保たれる。既述したように、パリティコントローラ２
０には、上記構成が２組設けられているから、１６ビッ
トのデータ（１ワード）に対して、上位バイト，下位バ
イト毎に同様の処理がなされることになる。

【００１７】ＲＡＭ１４からのデータの読出時に、ソフ
トエラー等の原因により、ＲＡＭ１４内のデータにビッ
ト落ちなどを生じると、ＲＡＭ１４のデータの８ビット
単位でのパリティが奇数となる場合があり、この時に
は、パリティコントローラ２０の出力ＯＤＤは、ハイレ
ベルとなる。この出力ＯＤＤは、アンドゲート２４を介
して、ＣＰＵ１１の割込入力端子ＩＮＴに接続されてお
り、このアンドゲート２４の他方の入力端子には、ライ
トイネーブル信号／ＷＥが接続されている。ＲＡＭ１４
からのデータの読出時には、ライトイネーブルの信号／
ＷＥは、ディスエーブル状態（ハイレベル）に保たれて
いるから、ＣＰＵ１１は、パリティエラーの発生を割込
要求により知ることができる。

【００１８】以上、コンピュータ５の内部メモリである
ＲＡＭ１４に対するパリティのチェックについて説明し
た。次に、メモリ増設用のコネクタ３に接続されるメモ
リモジュール１におけるパリティチェックについて説明
する。図３は、メモリモジュール１内の構成を簡略に示
すブロック図である。メモリモジュール１のデータバス
の幅は１６ビットであるが、上位バイト，下位バイトに
関しほぼ同一の構成を有するので、ここでは下位バイト
のデータＤ０ないしＤ７についての構成のみ説明する。
上位バイトについても同一の構成を有するが、図示およ
び説明を省略する。

【００１９】このメモリモジュール１には、下位バイト
用に、８個のダイナミックＲＡＭ３１ないし３８、アド
レス信号を時分割するマルチプレックサ４０、パリティ
ジェネレータ４１、２個のオクタルラインバッファ４
４，４５、等が設けられている。８個のダイナミックＲ
ＡＭ３１ないし３８は、１ビット×１メガビットの構成
を有する周知のものであり、マルチプレックサ４０の多
重化された出力バスに８個並列に接続されることで、１
メガバイトのメモリ空間を構成している。なお、コンピ
ュータ５全体のメモリ空間にとってのメモリモジュール
１の割付を決定するアドレスの上位信号をデコードした
信号も、メモリモジュール１には接続されているが、図
示は省略した。

【００２０】オクタルラインバッファ４４，４５は、Ｄ
ＲＡＭ３１ないし３８のデータ入力端子Ｄin，出力端子
ＤｏutとデータバスＤ０ないしＤ７との接続を制御する
ものであり、理解の便を図るため、ＣＰＵ１１からのラ
イトイネーブル信号／ＷＥのみによって、そのゲートＧ
が制御されるものとして図示した。即ち、ＤＲＡＭ３１
ないし３８に対するデータの書込時であってライトイネ
ーブル信号／ＷＥがロウレベルとなったとき、オクタル
ラインバッファ４４の出力はイネーブル状態となって、
データバスのＤ０ないしＤ７がＤＲＡＭ３１ないし３８
の各データ入力端子Ｄinに接続された状態となる。一
方、ＤＲＡＭ３１ないし３８からデータを読み出す場合
であってライトイネーブル信号／ＷＥがハイレベルとな
ったとき、ライトイネーブル信号／ＷＥをインバータ４
８で反転した信号により４５のゲート端子Ｇが制御され
ているので、オクタルラインバッファ４５の出力はイネ
ーブル状態となって、データバスのＤ０ないしＤ７がＤ
ＲＡＭ３１ないし３８の各データ出力端子Ｄｏutに接続
された状態となる。

【００２１】ＤＲＡＭ３１ないし３８のデータ出力端子
Ｄｏutは、オクタルラインバッファ４５と共にパリティ
ジェネレータ４１の入力端子ＡないしＨに接続されてお
り、パリティジェネレータ４１の出力ＯＤＤは、パリテ
ィチェックの信号ＰＣとして、増設用コネクタ３に出力
されている。本実施例では、このパリティチェックの信
号ＰＣは、パリティコントローラ２０の入力端子Ｉに接
続されている。従って、メモリモジュール１から読み出
されたデータは、このパリティチェックの信号ＰＣと併
せて、パリティコントローラ２０によりそのパリティが
チェックされることになる。

【００２２】通常のメモリモジュールの場合、その内部
にパリティを記憶するためのメモリを有するから、デー
タの読出時には、データと共にパリティチェックのデー
タが読み出され、パリティコントローラ２０によりデー
タの偶奇性がチェックされるのである。データの偶奇性
が正しく保たれていなかった場合には、パリティエラー
として、ＣＰＵ１１に割込ＩＮＴにより通知されること
は、内部メモリであるＲＡＭ１４からのデータの読出時
と同様である。

【００２３】これに対して、本実施例のメモリモジュー
ル１では、ＣＰＵ１１からデータが書き込まれる場合に
は、パリティコントローラ２０から出力されるパリティ
データは無視される。一方、ＣＰＵ１１によりメモリモ
ジュール１からデータが読み出される場合には、パリテ
ィジェネレータ４１は、ＤＲＡＭ３１ないし３８から読
みだしたデータに応じてパリティデータを生成し、これ
をデータの出力に合わせて、パリティチェックの信号Ｐ
Ｃとして出力する。読み出されたデータとパリティチェ
ックの信号ＰＣとは、パリティコントローラ２０により
その偶奇性がチェックされる。

【００２４】ここで、パリティチェックの信号ＰＣは、
そのとき読み出されたデータに応じて生成されるから、
データとパリティチェックの信号ＰＣとを合わせた偶奇
性は、必ず正しい状態となる。従って、パリティコント
ローラ２０がパリティエラーを検出することはあり得な
い。

【００２５】以上説明したように、本実施例のメモリモ
ジュール１によれば、パリティチェックを行なうコンピ
ュータ５の増設用コネクタ３に装着可能でありながら、
パリティデータを記憶するためのメモリを余分に備える
必要がない。パリティデータは、通常８ビットのデータ
に対して１ビット設けられるので、従来のメモリモジュ
ールに対してメモリを８／９に減らすことができる。従
って、パリティチェックが必要ない用途におけるメモリ
の無駄を省くことができる。また、装着しようとするコ
ンピュータがメモリ増設用コネクタに装着されるメモリ
モジュールに対して、パリティチェックを行なう構成を
とる場合でも、パリティチェックを行なわない場合で
も、等しく使用することができる。

【００２６】一方、このメモリモジュール１を用いたコ
ンピュータ５としては、データの書込時を考えてみる
と、従来は書き込もうとするデータがデータバスに確立
され、これに応じてパリティジェネレータがパリティデ
ータを生成した後でなければ、データをメモリに書き込
むことができない。これに対して、実施例のメモリモジ
ュール１では、パリティデータを書き込む必要がないの
で、データバスにデータが確立した直後にメモリにデー
タを書き込むことができる。データの授受において、ス
レーブ側からアクノレッジの信号ＡＣＫを返すようなバ
ス構成をとる場合には、パリティデータをメモリ書き込
まないこの構成は、データの書込時間の短縮に直接寄与
する。

【００２７】以上本発明の実施例について説明したが、
本発明のこうした実施例に何等限定されるものではな
く、例えばハーモニックコードなど他の誤り訂正符号を
付与する構成、ＲＯＭを内蔵したメモリモジュールに適
用した構成、フラッシュメモリを使用した外部記憶装置
としてのメモリモジュールに適用した構成、パリティジ
ェネレータ４１をメモリモジュール１の外部（例えば、
コンピュータ５の他の増設コネクタあるいは増設用コネ
クタ３とメモリモジュール１との間に介装されるアダプ
タ等）に設けた構成、メモリモジュールがハードディス
クなどのようにファイル形式でデータを記憶する外部記
憶装置である構成など、本発明の要旨を逸脱しない範囲
内において、種々なる態様で実施し得ることは勿論であ
る。

【００２８】

【発明の効果】以上説明したように本発明のメモリモジ
ュールは、パリティチェックを行なうコンピュータの増
設用コネクタに装着可能でありながら、パリティデータ
を記憶するメモリを必要としないという優れた効果を奏
する。このため、メモリモジュールの共用化を図ると共
に、省資源・省エネルギに資することができる。また、
このメモリモジュールを用いたコンピュータでは、メモ
リモジュールへのデータの書込に要する時間を短縮する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明のメモリモジュールの基本的構成を例示
するブロック図である。

【図２】本発明の一実施例であるメモリモジュール１を
増設用コネクタ３に装着したコンピュータの概略構成図
である。

【図３】実施例のメモリモジュール１の内部構成を示す
ブロック図である。

【符号の説明】

１…メモリモジュール ３…増設用コネクタ ５…コンピュータ １１…ＣＰＵ １２…ＲＯＭ １４…ＲＡＭ １６…ＣＲＴ １８…ＣＲＴＣ ２０…パリティコントローラ ２２…内部バス ２４…アンドゲート ３１ないし３８…ＤＲＡＭ ４０…マルチプレックサ ４１…パリティジェネレータ ４４…オクタルラインバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 コンピュータ内部のプロセッサから少な
   くともデータの読出が可能に信号線が構成されたメモリ
   増設用コネクタに接続されるメモリモジュールであっ
   て、 メモリに記憶されたデータを読み出す信号を、前記メモ
   リ増設用コネクタを介して受け取ったとき、該メモリか
   ら読み出されたデータに応じて、誤り検出用データを生
   成する誤り検出データ生成手段を備えたメモリモジュー
   ル。
2. 【請求項２】 論理演算を行なうプロセッサと、 少なくとも該プロセッサの処理に関連するデータを記憶
   する内部メモリと、 メモリモジュールが装着可能なメモリ増設用コネクタ
   と、 該内部メモリもしくは前記メモリ増設用コネクタに装着
   されたメモリモジュールにデータを書き込むとき、該デ
   ータに応じて誤り検出用のデータを生成し、これを出力
   する誤り検出データ出力手段と、 前記内部メモリからデータを読み出す際、該データに関
   連づけて書込時に記憶された前記誤り検出用データを読
   み出し、該データと該誤り検出用データとから、該読み
   出したデータの確からしさを判定するデータ判定手段と
   を備えたコンピュータであって、 前記増設用コネクタには、前記プロセッサによるメモリ
   モジュールへのデータの書込時に、前記誤り検出データ
   出力手段により生成された誤り検出用のデータを出力す
   る誤りデータ出力信号線が接続され、 更に、前記メモリモジュールに記憶されたデータの読出
   が行なわれる際、該メモリモジュールから読み出された
   データに応じて、前記誤り検出用データを生成し、前記
   データ判定手段に出力する誤り検出データ生成手段を備
   えたコンピュータ。