JPH0612502A - Ａ／ｄ変換回路内蔵マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】マイクロコンピュータに内蔵したＡ／Ｄ変換回
路の変換精度を短時間で検証することにある。 【構成】Ａ／Ｄ変換回路２内のＤ／Ａ変換器６の入力信
号を切換回路５を設けて切換える。これはＡ／Ｄ変換回
路２の外部より任意のディジタル信号Ｄ７を印加する
か、逐次比較レジスタ８のレジスタデータＤ５を印加す
るかを切換えることである。また、コンパレータ７の出
力信号Ｄ４をＡ／Ｄ変換回路２の外部にとり出す手段を
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に内蔵されるＡ／Ｄ変換回路の動作テストを容
易ならしめるＡ／Ｄ変換回路内蔵マイクロコンピュータ
に関する。

【０００２】

【従来の技術】最近のマイクロコンピュータはＬＳＩ技
術の進歩により高集積化が進み、各種の周辺ハードウェ
アをワンチップ内に搭載するようになっている。その中
でも、Ａ／Ｄ変換回路を内蔵したマイクロコンピュータ
は、自動車制御やＡ／Ｃサーボ制御などの分野に不可欠
なものであり、その需要は非常に高いものである。

【０００３】従来のマイクロコンピュータに内蔵された
かかるＡ／Ｄ変換回路の変換精度を検証するにあたって
は、マイクロコンピュータに内蔵されたデジタル回路と
外部に付加されたＤ／Ａ変換器とにより、検証する手段
が用いられている。以下に、Ａ／Ｄ変換精度について説
明する。

【０００４】このＡ／Ｄ変換回路は任意のアナログ入力
信号をディジタル信号に変換するが、Ａ／Ｄ変換後のデ
ィジタル値と任意のアナログ入力信号に対するＡ／Ｄ変
換回路の理想のディジタル値との間には、誤差が生じ
る。Ａ／Ｄ変換精度とは、任意に定めるこの誤差の許容
範囲のことである。無限の有効桁数をもつアナログ信号
は、量子化単位振幅で離散化された振幅値の中近傍のも
のに、四捨五入などによって丸められる。この振幅の離
散値を量子化レベル、量子化レベルの総数を分解能、量
子化レベルの最大値と最小値の差をフルスケールとい
う。量子化レベルの最小値を量子化ステップと呼び、こ
れを１ＬＳＢで表す。例えば、８ビット分解能は、２⁸
＝２５６個の量子化レベル数をもち、フルスケールが５
Ｖであれば、１ＬＳＢは約１９．５ｍＶである。つま
り、通常のＡ／Ｄ変換の許容誤差は±１ＬＳＢというよ
うな表現がされる。

【０００５】図６は従来の一例を示す逐次比較型Ａ／Ｄ
変換回路内蔵マイクロコンピュータのブロック図であ
る。図６に示すように、従来のマイクロコンピュータ１
は、逐次比較型Ａ／Ｄ変換回路２と、命令処理を実行す
るセントラル・プロセッシング・ユニット（ＣＰＵ）３
と、このＣＰＵ３の動作を制御するためのＣＰＵ３に対
して順次命令を与えるリード・オンリー・メモリー（Ｒ
ＯＭ）４と、マイクロコンピュータ１の外部に対してＣ
ＰＵ３が任意のデジタル信号を出力する外部出力端子Ｄ
・ＯＵＴ１，マイクロコンピュータ１の外部よりアナロ
グ信号を入力するアナログ入力端子Ａ・ＩＮ，マイクロ
コンピュータ１の外部に対してＡ／Ｄ変換精度の検証結
果を出力する外部出力端子Ｄ・ＯＵＴ２とにより構成さ
れる。また、Ａ／Ｄ変換回路２は、アナログ信号Ｓ１，
Ｓ２を比較するコンパレータ７と、このコンパレータ７
の出力信号Ｄ４にり確定する逐次比較レジスタ８と、Ａ
／Ｄ変換回路２の全体の動作を制御信号Ｄ１〜Ｄ３によ
り制御する制御回路９と、逐次比較レジスタ８の出力Ｄ
５を変換するＤ／Ａ変換器６とを含む。

【０００６】図７は図６に示すマイクロコンピュータ内
Ａ／Ｄ変換回路の変換精度を検証するためのブロック構
成図である。図７に示すように、マイクロコンピュータ
１の外部のディジタル出力端子Ｄ・ＯＵＴ１とアナログ
入力端子Ａ・ＩＮには、ディジタル出力端子Ｄ・ＯＵＴ
１から出力される信号を入力し、出力信号をアナログ入
力端子Ａ・ＩＮに入力するＤ／Ａ変換器１０を接続す
る。このＤ／Ａ変換器１０は、マイクロコンピュータ１
に含まれているＡ／Ｄ変換回路２よりも十分高分解能が
保証されている。

【０００７】次に、再び図６を用いて、マイクロコンピ
ュータ１におけるＡ／Ｄ変換回路２の動作を説明する。
まず、ＣＰＵ３がＡ／Ｄ変換回路２の制御回路９に対
し、Ａ／Ｄ変換動作スタート信号Ｄ８を出力する。この
Ａ／Ｄ変換スタート信号Ｄ８により、制御回路９はコン
パレータ７，逐次比較レジスタ８およびＤ／Ａ変換器６
に対してタイミング信号Ｄ１を出力し、逐次比較レジス
タ８に対して制御信号Ｄ２を出力する。次に、Ａ／Ｄ変
換スタート直後の制御信号Ｄ２を入力した逐次比較レジ
スタ８は、最上位ビットを論理値“１”にセットし、残
りのビットを論理値“０”にセットする。更に、Ｄ／Ａ
変換器６は、逐次比較レジスタ８のレジスタデータＤ５
をアナログ信号に変換する。これにより、コンパレータ
７はＤ／Ａ変換器６のアナログ出力信号Ｓ２と、アナロ
グ入力端子Ａ・ＩＮより入力されたアナログ信号Ｓ１を
比較し、比較結果Ｄ４を出力する。すなわち、アナログ
入力端子Ａ・ＩＮから入力されたアナログ信号Ｓ１の入
力電圧がＤ／Ａ変換器６から出力されたアナログ信号Ｓ
２の入力電圧より高いと判断すれば、論理値“１”を出
力し、低いと判断すれば論理値“０”を出力する。この
コンパレータ７が論理値を出力すると、制御回路９は制
御信号Ｄ２を逐次比較レジスタ８に対して出力する。こ
れにより、コンパレータ７の出力信号Ｄ４を逐次比較レ
ジスタ８の最上位ビットに入力し、逐次比較レジスタ８
の最上位ビットの次の下位ビットを論理値“１”にセッ
トする。このように、Ｄ／Ａ変換回路６がＤ／Ａ変換を
開始してから、逐次比較レジスタ８に１ビットが設定さ
れるまでの期間をＡ／Ｄ変換動作の１サイクルＴとして
考える。

【０００８】以上の動作を逐次比較レジスタ８の最上位
ビットから最下位ビットまで、即ちＴのサイクルを逐次
比較レジスタ８のビット数だけ繰返す。この逐次比較レ
ジスタ８の全ビットが確定すると、制御回路９はＡ／Ｄ
変換終了信号Ｄ３をＣＰＵ３に対して出力することによ
り、Ａ／Ｄ変換動作が終了する。これにより、逐次比較
レジスタ８のレジスタデータＤ５がマイクロコンピュー
タ１のアナログ入力端子Ａ・ＩＮより入力されたアナロ
グ信号Ｓ１の入力電圧に対応するデジタル値として確定
する。最後に、Ａ／Ｄ変換終了信号Ｄ３がＣＰＵ３に入
力されると、逐次比較レジスタ８のレジスタデータＤ５
はＣＰＵ３により引取られる。

【０００９】次に、マイクロコンピュータ１に内蔵され
ている逐次比較型Ａ／Ｄ変換回路２のＡ／Ｄ変換精度を
検証する動作を図７を参照して説明する。ＣＰＵ３がデ
ィジタル出力Ｄ９を外部端子Ｄ・ＯＵＴ１から出力する
と、Ｄ／Ａ変換器１０に入力されるので、ディジタル信
号Ｄ９をＤ／Ａ変換する。このアナログ信号に変換され
た出力Ｓはマイクロコンピュータ１のアナログ入力端子
Ａ・ＩＮに印加される。アナログ入力端子Ａ・ＩＮに印
加されたアナログ値は、Ａ／Ｄ変換回路２に入力され、
デジタル値に変換される。ＣＰＵ３は、最初に出力した
ディジタル出力Ｄ９とＡ／Ｄ変換の変換結果Ｄ５とを演
算し、両ディジタル値の誤差が任意の範囲内なら論理値
“１”、範囲外なら論理値“０”を外部端子Ｄ・ＯＵＴ
２に出力する。これにより、Ａ／Ｄ変換精度が検証され
る。

【００１０】図８は図６における遂次比較レジスタのデ
ータの遷移とＡ／Ｄ変換回路のアナログ入力に対するデ
ィジタル値が確定するまでに要する時間を示すタイミン
グ図でる。図８に示すように、ここではマイクロコンピ
ュータ１内部のＡ／Ｄ変換回路２の特性の確認に要する
時間について説明する。すなわち、ここでのタイミング
はマイクロコンピュータ１内部のＡ／Ｄ変換回路２の逐
次比較レジスタ８が８ビット、ＣＰＵ３の出力デジタル
値Ｄ９を“３Ｅ”、制御回路９から出力されるＡ／Ｄ変
換タイミング信号Ｄ１の１サイクルをＴとした場合、Ａ
／Ｄ変換回路２における逐次比較レジスタ８のデータの
遷移と、Ａ／Ｄ変換回路２においてアナログ入力に対す
るディジタル値が確定するまでに要する時間とを示して
いる。タイミングＴ１からＴ８の期間に、逐次比較レジ
スタ８の最上位ビットから最下位ビットまでが決定す
る。次に、Ｔ９のタイミングでアナログ入力に対するデ
ィジタル値が確定し、確定されたディジタル値はＣＰＵ
３により引きとられる。このように、１個の量子化レベ
ルの検証動作には、Ｔ×（分解能＋１）サイクルが必要
である。

【００１１】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、内部の逐次比較型Ａ／Ｄ変換回路に
おける逐次比較レジスタのビット数の増加に伴い、Ａ／
Ｄ変換動作検証時間が大幅に増加する。このため、従来
のＡ／Ｄ変換回路内蔵マイクロコンピュータは、Ａ／Ｄ
変換回路のＡ／Ｄ変換動作検証時間に多大な時間が必要
になり、多大なコストアップを招くという欠点がある。

【００１２】本発明の目的は、かかるＡ／Ｄ変換器の精
度を短時間で検証することができるＡ／Ｄ変換回路内蔵
マイクロコンピュータを提供することにある。

【００１３】

【課題を解決するための手段】本発明のＡ／Ｄ変換回路
内蔵マイクロコンピュータは、同一半導体基板上にＡ／
Ｄ変換回路を内蔵するマイクロコンピュータにおいて、
内部システムクロックにより同期化される前記Ａ／Ｄ変
換回路の動作タイミングを制御する手段と、所定の逐次
比較基準電圧を発生する基準電圧発生手段と、前記所定
の逐次比較基準電圧と任意のアナログ電圧を比較する比
較手段と、前記比較手段の比較結果を入力する逐次比較
レジスタと、前記基準電圧発生手段に対し任意のディジ
タル信号および前記逐次比較レジスタのデータを選択的
に切り換えて入力するスイッチ手段と、前記比較手段の
比較結果を前記Ａ／Ｄ変換回路の外部に出力する手段と
を有して構成される。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す逐次比較型
Ａ／Ｄ変換回路内蔵マイクロコンピュータのブロック図
である。図１に示すように、本実施例はマイクロコンピ
ュータ１を形成するにあたり、Ａ／Ｄ変換回路２と、命
令処理を実行するＣＰＵ３と、ＣＰＵ３の動作を制御す
るためにＣＰＵ３に対して順次命令を与えるＲＯＭ４
と、ＣＰＵ３が任意のデジタル信号を出力する外部出力
端子Ｄ・ＯＵＴ１と、アナログ信号を入力するアナログ
入力端子Ａ・ＩＮと、Ａ／Ｄ変換回路２の動作モードを
切り換える切り換え信号を入力する外部入力端子ＳＷ・
ＩＮと、Ａ／Ｄ変換精度の検証結果Ｄ１０を出力する外
部出力端子Ｄ・ＯＵＴ２とを有している。特に、Ａ／Ｄ
変換回路２は、コンパレータ７と、コンパレータ７の出
力信号Ｄ４によってデータを確定する逐次比較レジスタ
８と、Ａ／Ｄ変換回路２の動作を制御する制御回路９
と、Ｄ／Ａ変換器６とを有する他に、Ｄ／Ａ変換器６に
入力するディジタル値を切り換える切換回路５を備えて
いる。

【００１５】図２は図１に示すマイクロコンピュータ内
Ａ／Ｄ変換回路のＡ／Ｄ変換精度を検証するためのブロ
ック構成図である。図２に示すように、ここではマイク
ロコンピュータ１の外部のディジタル出力端子Ｄ・ＯＵ
Ｔ１とアナログ入力端子Ａ・ＩＮに、ディジタル出力信
号Ｄ・ＯＵＴ１から出力される信号を入力し且つその出
力信号をアナログ入力端子Ａ・ＩＮに入力するＤ／Ａ変
換器１０を接続している。このＤ／Ａ変換器１０はマイ
クロコンピュータ１に含まれているＡ／Ｄ変換回路２よ
り十分な高分解能が保証されている。

【００１６】次に、図１と図２を用いて、上述したマイ
クロコンピュータ１に内蔵されているＡ／Ｄ変換回路２
の動作を説明する。本実施例において、通常のＡ／Ｄ変
換動作時は外部入力端子ＳＷ・ＩＮに論理値“１”の信
号Ｄ６を印加し、切換回路５は逐次比較レジスタ８のレ
ジスタデータＤ５をＤ／Ａ変換器６に入力する一方、テ
スト動作時は外部入力端子ＳＷ・ＩＮに論理値“０”を
印加することで切換回路５はＣＰＵ３から出力されたデ
ィジタルデータＤ７をＤ／Ａ変換器６に入力するような
構成になっている。

【００１７】まず、通常のＡ／Ｄ変換動作について説明
する。Ａ／Ｄ変換回路２では、まずＣＰＵ３よりＡ／Ｄ
変換スタート信号Ｄ８を制御回路９へ出力する。制御回
路９はコンパレータ７，変換比較レジスタ８，Ｄ／Ａ変
換器６に対してそれぞれタイミング信号Ｄ１を出力し、
逐次比較レジスタ８に対しては、更に制御信号Ｄ２を出
力する。Ａ／Ｄ変換スタート直後の制御信号Ｄ２を入力
した逐次比較レジスタ８は、最上位ビットを論理値
“１”に、また残りのビットを論理値“０”にそれぞれ
セットする。次に、逐次比較レジスタ８のレジスタデー
タＤ５が切換回路５を通してＤ／Ａ変換器６に入力さ
れ、Ｄ／Ａ変換器６はアナログ信号Ｓ２に変換する。次
に、コンパレータ７はＤ／Ａ変換器６のアナログ出力信
号Ｓ２と、アナログ入力端子Ａ・ＩＮより入力されたア
ナログ信号Ｓ１を比較し、アナログ入力端子Ａ・ＩＮか
ら入力されたアナログ信号Ｓ１の入力電圧がＤ／Ａ変換
器６から出力されたアナログ信号Ｓ２の入力電圧よりも
高いと判断すれば、論理値“１”を出力し、低いと判断
すれば、論理値“０”を出力する。コンパレータ７が論
理値を出力すると、制御回路９は、次に制御信号Ｄ２を
逐次比較レジスタ８に対して出力することにより、コン
パレータ７の出力信号Ｄ４を逐次比較レジスタ８の最上
位ビットに入力し、逐次比較レジスタ８の最上位ビット
の次の下位ビットを論理値“１”にセットする。

【００１８】かかるＤ／Ａ変換器６がＤ／Ａ変換を開始
してから逐次比較レジスタ８に１ビット設定されるまで
の期間を、Ａ／Ｄ変換動作の１サイクルＴとして考え
る。以上の動作を逐次比較レジスタ８の最上位ビットか
ら最下位ビットまで、すなわちＴのサイクルを逐次比較
レジスタ８のビット数だけ繰返し、逐次比較レジスタ８
の全ビットが確定すると、制御回路９がＡ／Ｄ変換終了
信号Ｄ３をＣＰＵ３に対して出力することによりＡ／Ｄ
変換動作を終了し、逐次比較レジスタ８のレジスタデー
タＤ５がマイクロコンピュータ１のアナログ入力端子Ａ
・ＩＮより入力されたアナログ信号Ｓ１の入力電圧に対
応するデジタル値として確定する。Ａ／Ｄ変換終了信号
Ｄ３がＣＰＵ３に入力されると、逐次比較レジスタ８の
レジスタデータＤ５はＣＰＵ３により引取られる。

【００１９】次に、テスト動作について説明する。テス
ト動作時は外部入力端子ＳＷ・ＩＮに論理値“０”を印
加することにより、切換回路５はＣＰＵ３から出力され
たディジタルデータＤ７をＤ／Ａ変換器６に入力する。
まず、切換回路５はＣＰＵ３のディジタル出力Ｄ９から
Ａ／Ｄ変換の許容誤差の限界であるディジタル値をディ
ジタル出力Ｄ７として、Ｄ／Ａ変換器６に入力する。

【００２０】例えば、逐次比較レジスタ８が８ビット、
ＣＰＵ３の出力デジタル値Ｄ９を“３Ｅ”、Ａ／Ｄ変換
の許容誤差を±２ＬＳＢであるとした場合、ディジタル
出力Ｄ７として、ＣＰＵ３の出力ディジタル値“３Ｅ”
から２ＬＳＢを増減したディジタル値“４０”“３Ｃ”
を印加する。っつまり、最初にＣＰＵ３はディジタル出
力Ｄ９にＡ／Ｄ変換の許容誤差２ＬＳＢを減らしたディ
ジタル値“３Ｃ”を、切換回路５を介してＤ／Ａ変換器
６に出力する。

【００２１】次に、Ｄ／Ａ変換器６はディジタル値Ｄ７
をアナログ信号に変換する。同時に、ＣＰＵ３はディジ
タル出力Ｄ９を外部端子Ｄ・ＯＵＴ１から出力し、外部
端子Ｄ・ＯＵＴ１から出力されたディジタル信号はＤ／
Ａ変換器１０に入力される。このＤ／Ａ変換器１０はデ
ィジタル信号をＤ／Ａ変換し、アナログ信号に変換した
出力Ｓをマイクロコンピュータ１のアナログ入力端子Ａ
・ＩＮに印加する。

【００２２】これにより、コンパレータ７はアナログ入
力端子Ａ・ＩＮから入力されたアナログ信号Ｓ１と、Ｄ
／Ａ変換器６のアナログ出力信号Ｓ２とを比較し、アナ
ログ信号Ｓ１の入力電圧がアナログ出力信号Ｓ２より高
いと判断すれば、論理値“１”を出力し、低いと判断す
れば、論理値“０”を出力する。コンパレータ７が出力
信号Ｄ４を出力すると、制御回路９はＡ／Ｄ変換終了信
号Ｄ３をＣＰＵ３に出力するので、ＣＰＵ３はコンパレ
ータ７の出力信号Ｄ４を保存する。

【００２３】ここで、Ａ／Ｄ変換回路２に対しては、デ
ィジタル値Ｄ７としてＡ／Ｄ変換の許容誤差の下限値を
入力したのであるから、コンパレータ７の出力信号Ｄ４
が論理値“１”を出力すれば許容誤差範囲内、論理値
“０”を出力すれば許容誤差範囲外ということになる。

【００２４】次に、ＣＰＵ３はディジタル出力Ｄ９にＡ
／Ｄ変換の許容誤差２ＬＳＢを加えたディジタル値“４
０”を、切換回路５を介してＤ／Ａ変換器６に出力する
ので、Ｄ／Ａ変換器６はディジタル値Ｄ７をアナログ信
号に変換し、コンパレータ７に対しアナログ信号Ｓ２を
出力する。このコンパレータ７はアナログ入力端子Ａ・
ＩＮより入力されたアナログ信号Ｓ１と、Ｄ／Ａ変換器
６のアナログ出力信号Ｓ２とを比較し、アナログ信号Ｓ
１の入力電圧がアナログ出力信号Ｓ２の入力電圧よりも
高いと判断すれば論理値“０”を出力し、低いと判断す
れば論理値“１”を出力する。

【００２５】次に、コンパレータ７が出力信号Ｄ４を出
力すると、制御回路９はＡ／Ｄ変換終了信号Ｄ１をＣＰ
Ｕ３に対して出力する。ＣＰＵ３は最初に出力されたコ
ンパレータ７の出力信号Ｄ４が論理値“１”、次に入力
された信号Ｄ４が論理値“０”ならば、論理値“１”で
ある検証結果Ｄ１０を出力端子Ｄ・ＯＵＴ２を介してマ
イクロコンピュータ１の外部に出力し、それ以外なら論
理値“０”である比較結果Ｄ１０を出力端子Ｄ・ＯＵＴ
２を介してマイクロコンピュータ１の外部に出力する。

【００２６】図３は図１における１個の量子化レベルを
検証するために要する時間を示すタイミング図である。
図３に示すように、ここではマイクロコンピュータ１内
部のＡ／Ｄ変換回路２の特性の確認に要する時間につい
て、一例として、マイクロコンピュータ１内部のＡ／Ｄ
変換回路２における逐次比較レジスタ８が８ビット、Ｃ
ＰＵ３の出力デジタル値Ｄ９を“３Ｅ”、Ａ／Ｄ変換精
度を±２ＬＳＢ、制御回路９から出力されるＡ／Ｄ変換
タイミング信号Ｄ１の１サイクルをＴとした場合に、１
個の量子化レベルを検証するために要する時間を示して
いる。まず、Ｔ１期間にＣＰＵ３の出力ディジタル値
“３Ｅ”に対して、２ＬＳＢを減らしたデジタル値“３
Ｃ”をアナログ変換した信号と、ＣＰＵ３の出力デジタ
ル値“３Ｅ”をアナログ変換した信号を比較する。次
に、Ｔ２期間にＣＰＵ３の出力デジタル値“３Ｅ”に対
して２ＬＳＢを加えたデジタル値“４０”をアナログ変
換した信号と、ＣＰＵ３の出力デジタル値“３Ｅ”をア
ナログ変換した信号を比較する。このように、本実施例
による１個の量子化レベルの検証動作は、常にＴ×２サ
イクルで終了することが可能である。

【００２７】図４は本発明の第二の実施例を示すＡ／Ｄ
変換回路内蔵マイクロコンピュータのブロック図であ
る。図４に示すように、本実施例のマイクロコンピュー
タ１はＡ／Ｄ変換回路２とＣＰＵ３およびＲＯＭ４と、
ＣＰＵ３が任意のデジタル信号を出力する外部出力端子
Ｄ・ＯＵＴ１と、アナログ信号を入力するアナログ入力
端子Ａ・ＩＮと、Ａ／Ｄ変換回路２の動作モードを切換
える切換信号Ｄ６を入力する外部入力端子ＳＷ・ＩＮと
を有する。しかも、Ａ／Ｄ変換回路２を形成するコンパ
レータ７，逐次比較レジスタ８，制御回路９，Ｄ／Ａ変
換器６および切換回路５は、前述した第一の実施例と同
様である。本実施例が第一の実施例と比較して異なる点
は、コパレータ７の出力信号Ｄ４を外部へ出力する外部
出力端子Ｄ・ＯＵＴ３を設けたことにある。

【００２８】図５は図４に示すマイクロコンピュータ内
Ａ／Ｄ変換回路の変換精度を検証するためのブロック構
成図である。図５に示すように、マイクロコンピュータ
１の内蔵Ａ／Ｄ変換回路２におけるＡ／Ｄ変換精度を検
証するために、マイクロコンピュータ１の外部のディジ
タル出力端子Ｄ・ＯＵＴ１とアナログ出力端子Ａ・ＩＮ
には、ディジタル出力端子Ｄ・ＯＵＴ１から出力される
信号Ｄ９を入力し且つ出力信号Ｓをアナログ入力端子Ａ
・ＩＮに入力するＤ／Ａ変換器１０を接続する。また、
マイクロコンピュータ１に付加されているＤ／Ａ変換器
１０は、第一の実施例と同様である。

【００２９】図４および図５に示すように、本実施例
は、Ａ／Ｄ変換回路２のコンパレータ７の出力信号Ｄ４
を、マイクロコンピュータ１の外部にも出力する構成で
あり、またＣＰＵ３はＤ・ＯＵＴ１だけに出力する構成
となっており、他の動作については前述した第一の実施
例と同一である。以下異なる部分に着目して、マイクロ
コンピュータ１におけるＡ／Ｄ変換回路２の１個の量子
化レベルを検証する動作を説明する。

【００３０】まず、ＣＰＵ３は任意のディジタル出力Ｄ
９を出力し、このディジタル出力Ｄ９からＡ／Ｄ変換の
許容誤差を減らした値、つまりＡ／Ｄ変換の許容誤差を
含む下限ディジタル値Ｄ７をＡ／Ｄ変換回路２に出力す
る。外部出力端子Ｄ・ＯＵＴ１から出力されたディジタ
ル出力Ｄ９はマイクロコンピュータ１の外部に付加され
たＤ／Ａ変換器１０により、またＡ／Ｄ変換回路２に印
加されたディジタル値Ｄ７は、Ｄ／Ａ変換器６により、
それぞれアナログ値に変換される。これらはアナログ値
Ｓ１，Ｓ２としてＡ／Ｄ変換回路２内のコンパレータ７
に印加され、コンパレータ７で値の大小が比較される。
コンパレータ７で比較された結果としての出力信号Ｄ４
は、外部出力端子Ｄ・ＯＵＴ３を介して、マイクロコン
ピュータ１の外部に出力される。ここで、Ａ／Ｄ変換回
路２に対しては、ディジタル値Ｄ７としてＡ／Ｄ変換の
許容誤差の下限値を入力したのであるから、コンパレー
タ７の出力信号Ｄ４が論理値“１”を出力すれば許容誤
差範囲内、論理値“０”を出力すれば許容誤差範囲外と
いうことになる。

【００３１】次に、ＣＰＵ３のディジタル出力Ｄ９から
Ａ／Ｄ変換の許容誤差を加えた値、つまりＡ／Ｄ変換の
許容誤差を含む上限ディジタル値Ｄ７をＡ／Ｄ変換回路
２に出力する。次に、先程のディジタル値Ｄ７が下限値
である場合と同じように、コンパレータ７で比較された
結果としての出力信号Ｄ４は、外部出力端子Ｄ・ＯＵＴ
３を介して、マイクロコンピュータ１の外部に出力され
る。ここで、Ａ／Ｄ変換回路２に対しては、ディジタル
値Ｄ７としてＡ／Ｄ変換の許容誤差の上限値を入力した
のであるから、コンパレータ７の出力信号Ｄ４が論理値
“０”を出力すれば許容誤差範囲内、論理値“１”を出
力すれば許容誤差範囲外ということになる。

【００３２】即ち、本実施例では、Ａ／Ｄ変換の許容誤
差の限界であるディジタル値Ｄ７が上限値の場合と、Ａ
／Ｄ変換の許容誤差の限界であるディジタルＤ７が下限
値の場合とのそれぞれの検証結果Ｄ４をマイクロコンピ
ュータ１の外部に出力し、マイクロコンピュータ１の外
部で確認できるため、１個の量子化レベルに対する漠然
とした検証結果ではなく、詳細な検証結果を得ることが
可能である。

【００３３】

【発明の効果】以上説明したように、本発明は１個の量
子化レベルを検証するために要する時間を逐次比較型Ａ
／Ｄ変換回路における逐次比較レジスタのビット数に関
係なく一定とすることができるので、Ａ／Ｄ変換動作の
検証時間を大幅に削減でき、検査を容易にするととも
に、低価格化を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すＡ／Ｄ変換回路内
蔵マイクロコンピュータのブロック図である。

【図２】図１に示すマイクロコンピュータ内Ａ／Ｄ変換
回路の変換精度を検証するためのブロック構成図であ
る。

【図３】図１における１個の量子化レベルを検証するた
めに要する時間を示すタイミング図である。

【図４】本発明の第二の実施例を示すＡ／Ｄ変換回路内
蔵マイクロコンピュータのブロック図である。

【図５】図４に示すマイクロコンピュータ内Ａ／Ｄ変換
回路の変換精度を検証するためのブロック構成図であ
る。

【図６】従来の一例を示すＡ／Ｄ変換回路内蔵マイクロ
コンピュータのブロック図である。

【図７】図６に示すマイクロコンピュータ内Ａ／Ｄ変換
回路の変換精度を検証するためのブロック構成図であ
る。

【図８】図６における逐次比較レジスタのデータの遷移
とＡ／Ｄ変換回路のアナログ入力に対するディジタル値
が確定するまでに要する時間を示すタイミング図であ
る。

【符号の説明】

１ マイクロコンピュータ ２ Ａ／Ｄ変換回路 ３ ＣＰＵ ４ ＲＯＭ ５ 切換回路 ６，１０ Ｄ／Ａ変換器 ７ コンパレータ ８ 逐次比較レジスタ ９ 制御回路 Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３ ディジタル信号外部出
力端子 Ａ・ＩＮ アナログ信号外部入力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同一半導体基板上にＡ／Ｄ変換回路を内
   蔵するマイクロコンピュータにおいて、内部システムク
   ロックにより同期化される前記Ａ／Ｄ変換回路の動作タ
   イミングを制御する手段と、所定の逐次比較基準電圧を
   発生する基準電圧発生手段と、前記所定の逐次比較基準
   電圧と任意のアナログ電圧を比較する比較手段と、前記
   比較手段の比較結果を入力する逐次比較レジスタと、前
   記基準電圧発生手段に対し任意のディジタル信号および
   前記逐次比較レジスタのデータを選択的に切り換えて入
   力するスイッチ手段と、前記比較手段の比較結果を前記
   Ａ／Ｄ変換回路の外部に出力する手段とを有することを
   特徴とするＡ／Ｄ変換回路内蔵マイクロコンピュータ。