JPH0787037B2 - 半導体メモリ回路のデータ書込方法 - Google Patents

半導体メモリ回路のデータ書込方法

Info

Publication number
JPH0787037B2
JPH0787037B2 JP59038758A JP3875884A JPH0787037B2 JP H0787037 B2 JPH0787037 B2 JP H0787037B2 JP 59038758 A JP59038758 A JP 59038758A JP 3875884 A JP3875884 A JP 3875884A JP H0787037 B2 JPH0787037 B2 JP H0787037B2
Authority
JP
Japan
Prior art keywords
data
bit line
information
data bus
line pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59038758A
Other languages
English (en)
Other versions
JPS60185292A (ja
Inventor
敦 高杉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP59038758A priority Critical patent/JPH0787037B2/ja
Priority to EP85102358A priority patent/EP0154314B1/en
Priority to US06/706,944 priority patent/US4646272A/en
Priority to DE8585102358T priority patent/DE3582811D1/de
Priority to KR1019850001317A priority patent/KR910002963B1/ko
Publication of JPS60185292A publication Critical patent/JPS60185292A/ja
Publication of JPH0787037B2 publication Critical patent/JPH0787037B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 （技術分野） この発明は、半導体メモリ回路のデータ書込方法に関す
るものである。
（技術的背景） 半導体メモリ装置においては、大容量メモリになると高
速読出し或いは高速書込みの必要性からニブルモード機
能を採用しているものがある（例えば、「A 100ns256k
DRAM with Page−Nibble Mode」ISSCC 83 DIGEST OF TE
CHNICALPAPERS pp228−229）。
ここでニブルモードとは１回のアドレス指定でN bit
（通常4 bit）の情報を連送してメモリセルより取出
す、或いは書込むことにより、全体としてメモリの読出
し、書込みを高速化する機能をいう。
ニブルモードを実現するための、従来の回路構成例は前
記文献（ISSCC 83 DIGEST OF TECHNICALPAPERS p22
9）、特公昭55−40956号公報などに開示されている。
即ち、従来のニブルモードの回路構成は、読出しモード
においてはＮビットのニブルモードではＮ対のデータバ
スにより、Ｎビットのビットラインのデータを取出し、
これを増巾したのち、１対毎のデータを出力に逐次読出
すという方式をとっている。書込みモードにおいては、
Ｎビットのデータをシリアルにリード端子より読み込
み、ＮビットのデータをＮ対のデータバス、Ｎ対のビッ
トラインの開閉手段を介して、逐次Ｎ対のビットライン
よりＮ個のメモリセルに同時に書込むことになる。
しかしながら、従来のニブルモードの回路方式では、デ
ータバスの対数はＮビットのニブルモードではＮ個を要
する。そして、Ｎ対のデータバスとなることからＮ個の
サブアンプ、ライトバッファ、Ｎ個のデータバスのプリ
チャージ信号発生回路などを設けることが必要であっ
た。
そして、これらは半導体チップの寸法を増加せしめると
いう問題を生じた。
（発明の目的） この発明の目的は、上記のような問題を生じることなく
半導体メモリ回路にデータを高速に書込ことである。
（発明の構成） この発明は、選択された各メモリセルへデータを与える
第１乃至第４のビットライン対と、前記第１及び第３の
ビットライン対へデータを与える第１のデータライン対
と、前記第２及び第４のビットライン対へデータを与え
る第２のデータライン対と、前記第１及び第２のデータ
ライン対に与える各データを順次入力する入力回路とを
備えた半導体メモリ回路のデータ書込方法において、前
記第１のデータライン対が前記第１のビットライン対へ
データを与えている期間に、前記入力回路は前記第２の
データライン対へデータを与え、次に前記第２のデータ
ライン対が前記第２のビットライン対へデータを与えて
いる期間に、前記入力回路は前記第１のデータライン対
へデータを与え、更に前記第１のデータライン対が前記
第３のビットライン対へデータを与えている期間に、前
記入力回路は前記第２のデータライン対へデータを与え
るようにしてデータを書き込む半導体メモリ回路のデー
タ書込方法である。
（実施例） 以下、この発明を実施例について詳細に説明する。
第１図は、この発明の実施例を示すニブルモードの回路
図である。センスアンプA1〜A4とそれ等に付属するビッ
トライン対l1と▲▼,l2と▲▼,l3と▲▼,l
4と▲▼とがある。ビットライン対にはワードライ
ンにより開閉されるトランジスタを介してメモリセルが
多数個接続している。センスアンプA1で増幅されたビッ
トラインl1,▲▼上の情報を第１のデータバスl5,▲
▼に転送するためのビットラインの開閉手段トラン
ジスタQ5,Q6とセンスアンプA2で増幅された、ビットラ
インl2,▲▼上の情報を第２のデータバスl6,▲
▼に転送するためのビットラインの開閉手段トランジス
タQ7,Q8と、センスアンプA3で増幅された、ビットライ
ンl3,▲▼上の情報を第１のデータバスl5,▲▼
に転送するためのビットラインの開閉手段トランジスタ
Q9,Q10と、センスアンプA4で増幅されたビットラインl
4,▲▼上の情報を第２のデータバスl6,▲▼に
転送するためのビットラインの開閉手段トランジスタQ1
1,Q12とがある。データバスl5,▲▼をプリチャージ
するための１対のプリチャージ信号発生手段トランジス
タQ1,Q2と、データバスl6,▲▼をプリチャージする
ための１対のプリチャージ信号発生手段トランジスタQ
3,Q4とがある。データバスl5,▲▼の情報を増幅す
るための増巾手段サブアンプC1と、データバスl6,▲
▼の情報を増幅するための増巾手段サブアンプC2とが
ある。データバスl5,▲▼の情報を出力バッファＥ
に転送するためのトランジスタQ13,Q14とデータバスl6,
▲▼の情報を出力バッファＥに転送するためのトラ
ンジスタQ17,Q18とは２対のデータバスより１対のデー
タバスを選択する選択手段を構成する。トランジスタQ1
3,Q14あるいはトランジスタQ17,Q18を通して転送された
l7,▲▼上の情報を出力するための出力バッファＥ
は出力端子DOに接続される。書き込み情報を入力するた
めの入力バッファＤと、入力バッファＤの出力をライト
バッファB1に転送するためのトランジスタQ15,Q16と、
入力バッファＤの出力をライトバッファB2に転送するた
めのトランジスタQ19,Q20とは２対のデータバスより１
対のデータバスを選択する選択手段を構成する。入力バ
ッファＤより出力された情報を増幅し、データバスl5,
▲▼に転送するためのライトバッファB1と、入力バ
ッファＤより出力された情報を増幅し、データバスl6,
▲▼に転送するためのライトバッファB2がある。書
き込みサイクルにおいてはビットラインの開閉手段トラ
ンジスタQ5,Q6はライトバッファB1からデータバスl5,▲
▼に転送された書き込み情報をビットラインl1,▲
▼に転送し、トランジスタQ7,Q8はライトバッファB
2からデータバスl6,▲▼に転送された書き込み情報
をビットラインl2,▲▼に転送し、トランジスタQ9,
Q10は、ライトバッファB1からデータバスl5,▲▼に
転送された書き込み情報をビットラインl3,▲▼に
転送し、トランスファーゲートQ11,Q12はライトバッフ
ァB2からデータバスl6,▲▼に転送された書き込み
情報をビットラインl4,▲▼に転送するはたらきを
する。
第２図は第１図に示すニブルモードの回路の読み出しサ
イクルのタイミング図であり、第３図は、同じく、第１
図に示す回路の書き込みサイクルのタイミング図であ
る。
まず、読み出しサイクルについて本発明による回路の回
路動作を第２図を用いて説明する。ここでは、ニブルモ
ード読み出し情報４ビット中のアドレスで指定する先頭
ビットは、センスアンプA1で増幅された、ビットライン
l1,▲▼上の情報であると仮定し、▲▼のサ
イクルに従い順次センスアンプA1,A2,A3,A4で増幅され
た情報がDOに示す波形a,b,c,dの如く読み出されるもの
とする。実際は先頭ビット情報がどのセンスアンプで増
幅されたものであっても、コントロール信号が、それぞ
れの場合に従って変化し、従来通りのニブル読み出しを
指定された先頭ビットから以下に述べる回路動作と同様
な機構により実現できる。読み出しサイクル中はライト
バッファB1及びB2はリセットされており動作しない。
（１） 時刻t1とt2の間にφ1,φ２は高レベルであり、
トランジスタQ1,Q2及びQ3,Q4がオンとなっているためデ
ータバスl5,▲▼及びl6,▲▼をプリチャージし
ている。即ちプリチャージ信号発生手段により、データ
バスは２対共プリチャージされる。第１回目の▲
▼の立下がり後、φ1,φ２はともに時刻t2で低レベルと
なる。その後、φ3,φ４が高レベルとなり、トランジス
タQ5,Q6及びQ7,Q8をオンする。即ち、ビットラインl1,
▲▼,l2,▲▼が開く。なおφ3,φ４は第１回目
の▲▼立ち下がりサイクルに同期し高レベルとな
る。このとき、A1〜A4のセンスアンプは、各ビットライ
ン上の情報を増幅し終わったか、あるいは増幅中であ
る。ビットラインl1,▲▼上の情報は、トランジス
タQ5,Q6を通りデータバスl5,▲▼に転送され、ビッ
トラインl2,▲▼上の情報は、トランジスタQ7,Q8を
通り、データバスl6,▲▼に転送される。従来方式
により、第１図に相当する回路を考えた場合、データバ
スは４対必要であるが本発明では２対のデータバスを時
分割で使用する。このため、ビットラインとデータバス
間の開閉をコントロールする信号φ３〜φ６は、必ず、
１対のビットライン上の情報が１対のデータバスに転送
されるようなタイミングで高レベルあるいは低レベルに
することが必要である。従って、φ3,φ４が高レベルと
なりビットラインl1,▲▼及びl2,▲▼上の情報
がデータバスl5,▲▼及びl6,▲▼に転送される
時φ5,φ６は低レベルとなり、ビットライン開閉手段は
閉じており、ビットラインl3,▲▼及びビットライ
ンl4,▲▼の情報は転送されない。なお、φ３〜φ
６のレベルはVDD以上の電位にブーストされたレベルと
した方が、トランジスタQ5〜Q12のオン抵抗が小とな
り、高速転送が期待でき、望ましい。書きこみサイクル
においても、メモリセルにVDDレベルの書き込みをする
ためにφ３〜φ６はVDD＋VT以上のレベルにした方が望
ましい。第１回の▲▼の低レベルのサイクルの間
に、データバスに転送された情報は増巾手段サブアンプ
C1,C2により増幅される。この時刻にはすでにφ７を高
レベルとしており、トランジスタQ13,Q14はオンとなる
ためサブアンプC1により増幅されたデータバスl5,▲
▼の情報はl7,▲▼に転送され、出力バッファＥ
より、情報がDOの波形ａに示すように出力される。一方
これと同時刻ではサブアンプC2により増幅されたデータ
バスl6,▲▼の情報はφ８を低レベルとすることに
よりl7,▲▼には転送されず、第２回の▲▼
の低レベルのサイクルに同期して出力バッファＥに転送
され出力されるまでデータバス上で待機している。ニブ
ルモード読み出しの特徴である高速シリアルアクセスを
実現するためには、ビットライン情報は、少なくとも、
１サイクル前の▲▼サイクル中にデータバスに転
送されている必要があるため、φ3,φ４は、第１回の▲
▼の低レベルのサイクルに同期して高レベルとし
なければならない。φ7,φ８はトランジスタQ13,Q14,Q1
7,Q18のオン抵抗を小とし高速化するためにVDD以上のレ
ベルにブーストした信号であることが望ましい。特にデ
ータバスl5,▲▼あるいはl6,▲▼とl7,▲
▼との開閉にはトランジスタを第１図のように用いなく
ても、φ7,φ８に相当するはたらきの信号により情報を
転送する機能を有する回路であればよい。
（２） 時刻t3とt4の間に、▲▼は高レベルとし
て、サブアンプC1はリセットする。これは次の▲
▼の低レベルとなるサイクルでビットラインl3,▲
▼上の情報がデータバスl5,▲▼に転送されてきた
とき増幅するための準備である。これとほぼ同時刻にφ
３は低レベルとして、トランジスタQ5,Q6がオフして、
ビットラインの開閉手段が閉じビットラインl1,▲
▼とデータバスl5,▲▼は切り離される。
その後、φ１が高レベルとなり、プリチャージ信号発生
手段のトランジスタQ1,Q2はオンしデータバスl5,▲
▼をプリチャージすることにより次回のビットラインl
3,▲▼上の情報の転送にそなえる。これと同時刻に
は、サブアンプC2はデータバスl6,▲▼の情報を増
幅したままの状態であり、リセットはされない。
（３） 第２回目の▲▼の低レベルとなる時刻t4
に同期して、φ１は低レベルとする。その後、φ５は高
レベルとして、トランジスタQ9,Q10はオンし、ビットラ
インを開くことによりビットラインl3,▲▼の情報
はデータバスl5,▲▼に転送される。データバスl5,
▲▼に転送された情報は増巾手段サブアンプC1で増
幅される。この情報はこの、第２回目の▲▼の低
レベルサイクルにおいては、φ７を低レベルとすること
によりl7,▲▼に転送されず、即ちデータバスが選
択されず第３回目の▲▼の低レベルサイクルに同
期して出力されるために、データバスl5,▲▼上に
サブアンプC1により増幅されたまま待機している。
（１）で述べたように、▲▼低レベルサイクルの
１サイクル前に次に出力されるべき情報がデータバス上
に待機しているため、従来のニブルモードの高速アクセ
スを実現できる。一方、これと同時刻には、第１回目の
▲▼の低レベルのサイクルにおいてデータバスl
6,▲▼上でサブアンプC2により増幅を受けたまま待
機していた情報は、φ８を高レベルとしてトランジスタ
Q17,Q18がオンすることで第２のデータバスが選択されl
7,▲▼に転送され、出力バッファより情報がDOの波
形ｂに示すように出力される。
データバスからl7,▲▼への転送は、第１回目▲
▼低レベルサイクル以後の▲▼が高レベルの
間に行うことが、高速アクセスを考えた場合望ましい。
（４） 時刻t5で▲▼を高レベルとして増巾手段
サブアンプC2はリセットする。φ４は低レベルとする。
その後φ２は高レベルとなりデータバスl6,▲▼を
プリチャージする。一方サブアンプC1はリセットされ
ず、データバスl5,▲▼上のサブアンプにより増幅
された情報は待機状態にある。これ等回路動作は、
（２）と同様である。
（５） 時刻t6に示す第３回目の▲▼の低レベル
サイクルに同期して、（３）と同様の回路動作により、
（４）で待機していたデータバスl5,▲▼上の情報
は、DOの波形ｃに示すように出力される。これと平行し
てビットラインl4,▲▼の情報は（４）で説明した
のと同様の回路動作により、データバスl6,▲▼に
転送され、次回の▲▼の低レベルとなるサイクル
に出力されるためにデータバスl6,▲▼上で待機す
る。
以後、（２）（３）に詳しく述べたサイクルを繰り返す
ことでニブルモードの読み出しが可能となる。即ち、第
２図DOに示すように、ビットラインの情報が波形a,b,c,
dとして順次読み出される。
▲▼サイクルが５回以上繰り返される場合も、同
様に、（２）（３）に述べたサイクルを繰り返すことに
より、a,b,c,d,a,b,…とサイクリックに情報を読み出せ
る。
書き込みサイクルは、読み出しサイクルと同様な回路動
作で順次４つのデータを書き込むことができる。すなわ
ち、第３図はニブルモードの書込みサイクルのタイミン
グ図を示す。
ビットラインへの書込みは、端子DIのシリアルに入る入
力情報を入力バッファE1データバスの選択手段（Q13〜Q
20）ライトバッファB1又はB2、２対のデータバス、ビッ
トラインの開閉手段（Q5〜Q12）を介して行なわれる。
ここで、第３図DIのハッチング部分は無効入力部を示
し、e,f,g,hはニブル書込み情報を示している。書き込
みは読み出しサイクル同様コントロール信号φ１〜φ８
を第３図に示すタイミングで制御することにより、デー
タバスを時分割して共有することで実現できる。なお読
み出しサイクルと異なる点は、書き込み情報がデータバ
スに転送された時、そのデータバスに付属するサブアン
プがリセットすることである。
（発明の効果） この発明によれば、半導体メモリ回路へ高速にデータを
書き込むことができる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は読出しサ
イクルのタイミング図、第３図は書込みサイクルのタイ
ミング図である。 l1,▲▼〜l4,▲▼……ビットライン、l5,▲
▼……第１のデータバス、l6,▲▼……第２のデ
ータバス、Q1〜Q20……トランジスタ、φ１〜φ８……
制御信号、A1〜A4……センスアンプ、C1,C2……サブア
ンプ、B1,B2……ライトバッファ、Ｄ……入力バッフ
ァ、Ｅ……出力バッファ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】選択された各メモリセルへデータを与える
    第１乃至第４のビットライン対と、前記第１及び第３の
    ビットライン対へデータを与える第１のデータライン対
    と、前記第２及び第４のビットライン対へデータを与え
    る第２のデータライン対と、前記第１及び第２のデータ
    ライン対に与える各データを順次入力する入力回路とを
    備えた半導体メモリ回路のデータ書込方法において、 前記第１のデータライン対が前記第１のビットライン対
    へデータを与えている期間に、前記入力回路は前記第２
    のデータライン対へデータを与え、 次に前記第２のデータライン対が前記第２のビットライ
    ン対へデータを与えている期間に、前記入力回路は前記
    第１のデータライン対へデータを与え、 更に前記第１のデータライン対が前記第３のビットライ
    ン対へデータを与えている期間に、前記入力回路は前記
    第２のデータライン対へデータを与えることを特徴とす
    る半導体メモリ回路へのデータ書込方法。
JP59038758A 1984-03-02 1984-03-02 半導体メモリ回路のデータ書込方法 Expired - Lifetime JPH0787037B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59038758A JPH0787037B2 (ja) 1984-03-02 1984-03-02 半導体メモリ回路のデータ書込方法
EP85102358A EP0154314B1 (en) 1984-03-02 1985-03-01 Data i/o circuit with higher integration density for dram
US06/706,944 US4646272A (en) 1984-03-02 1985-03-01 Data I/O circuit with higher integration density for DRAM
DE8585102358T DE3582811D1 (de) 1984-03-02 1985-03-01 E/a-datenschaltung mit hoher integrationsdichte fuer dram.
KR1019850001317A KR910002963B1 (ko) 1984-03-02 1985-03-02 고집적 밀도를 가능케하는 dram용 데이터 입출력 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59038758A JPH0787037B2 (ja) 1984-03-02 1984-03-02 半導体メモリ回路のデータ書込方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP5189709A Division JPH07122988B2 (ja) 1993-07-30 1993-07-30 半導体記憶回路

Publications (2)

Publication Number Publication Date
JPS60185292A JPS60185292A (ja) 1985-09-20
JPH0787037B2 true JPH0787037B2 (ja) 1995-09-20

Family

ID=12534183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59038758A Expired - Lifetime JPH0787037B2 (ja) 1984-03-02 1984-03-02 半導体メモリ回路のデータ書込方法

Country Status (5)

Country Link
US (1) US4646272A (ja)
EP (1) EP0154314B1 (ja)
JP (1) JPH0787037B2 (ja)
KR (1) KR910002963B1 (ja)
DE (1) DE3582811D1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212991A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体記憶装置
US5237532A (en) * 1986-06-30 1993-08-17 Kabushiki Kaisha Toshiba Serially-accessed type memory device for providing an interleaved data read operation
US4872161A (en) * 1987-03-19 1989-10-03 Matsushita Electric Industrial Co., Ltd. Bus circuit for eliminating undesired voltage amplitude
JPH0612609B2 (ja) * 1987-03-27 1994-02-16 株式会社東芝 半導体メモリ
JP2569554B2 (ja) * 1987-05-13 1997-01-08 三菱電機株式会社 ダイナミツクｒａｍ
JPH01128292A (ja) * 1987-11-13 1989-05-19 Sanyo Electric Co Ltd 半導体記憶回路
US4926384A (en) * 1988-01-25 1990-05-15 Visic, Incorporated Static ram with write recovery in selected portion of memory array
US4878198A (en) * 1988-01-25 1989-10-31 Visic, Incorporated Static ram with common data line equalization
JPH0283891A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体メモリ
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories
JPH0834058B2 (ja) * 1990-03-19 1996-03-29 シャープ株式会社 半導体メモリ装置
JPH0438793A (ja) * 1990-06-04 1992-02-07 Toshiba Corp データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置
US5305281A (en) * 1992-08-06 1994-04-19 National Semiconductor Corporation Multiple array memory device with staggered read/write for high speed data access
JP2825401B2 (ja) * 1992-08-28 1998-11-18 株式会社東芝 半導体記憶装置
US5592436A (en) * 1992-08-28 1997-01-07 Kabushiki Kaisha Toshiba Data transfer system
JPH06231576A (ja) * 1993-02-04 1994-08-19 Nec Corp 半導体記憶装置
KR100230230B1 (ko) * 1993-12-24 1999-11-15 윤종용 메모리 어드레싱 방법 및 장치
JPH08273368A (ja) * 1995-03-28 1996-10-18 Toshiba Microelectron Corp 半導体記憶装置
KR0167299B1 (ko) * 1995-12-21 1999-02-01 문정환 메모리의 컬럼스위치 인에이블신호 발생회로
JP3569417B2 (ja) * 1996-07-19 2004-09-22 株式会社ルネサステクノロジ 半導体メモリ
JPH11134224A (ja) * 1997-10-29 1999-05-21 Fujitsu Ltd 信号観測方法及び信号観測装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330852A (en) * 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
US4344156A (en) * 1980-10-10 1982-08-10 Inmos Corporation High speed data transfer for a semiconductor memory
JPS581891A (ja) * 1982-04-23 1983-01-07 Hitachi Ltd モノリシツク記憶装置
JPS58220294A (ja) * 1982-06-16 1983-12-21 Mitsubishi Electric Corp 半導体記憶装置
JPS5956284A (ja) * 1982-09-24 1984-03-31 Hitachi Micro Comput Eng Ltd 半導体記憶装置
JPS59116988A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体メモリ装置
US4567579A (en) * 1983-07-08 1986-01-28 Texas Instruments Incorporated Dynamic memory with high speed nibble mode

Also Published As

Publication number Publication date
EP0154314B1 (en) 1991-05-15
KR850007148A (ko) 1985-10-30
EP0154314A2 (en) 1985-09-11
KR910002963B1 (ko) 1991-05-11
EP0154314A3 (en) 1988-05-04
US4646272A (en) 1987-02-24
DE3582811D1 (de) 1991-06-20
JPS60185292A (ja) 1985-09-20

Similar Documents

Publication Publication Date Title
JPH0787037B2 (ja) 半導体メモリ回路のデータ書込方法
US6078546A (en) Synchronous semiconductor memory device with double data rate scheme
US6445642B2 (en) Synchronous double data rate DRAM
JP3248617B2 (ja) 半導体記憶装置
JPH01224993A (ja) マルチポートメモリ
JPH0713872B2 (ja) 半導体記憶装置
JPS60136086A (ja) 半導体記憶装置
JP3177094B2 (ja) 半導体記憶装置
JP3100849B2 (ja) 半導体記憶装置
US4669064A (en) Semiconductor memory device with improved data write function
US5572477A (en) Video ram method for outputting serial data
KR100225826B1 (ko) 반도체 메모리 장치
US5986955A (en) Method and apparatus for hiding data path equilibration time
CN100477002C (zh) 半导体存储器
US5307323A (en) Dual-port memory
JP3032963B2 (ja) 半導体メモリのデータライン等化制御回路
US5463584A (en) Semiconductor memory device
US5341332A (en) Semiconductor memory device capable of flash writing and method of flash writing
JPH076580A (ja) 半導体記憶回路
JP3625688B2 (ja) メモリデバイス
JPH0787035B2 (ja) 半導体記億装置
JP3067060B2 (ja) 半導体記憶装置
US5793700A (en) Burst page access unit usable in a synchronous DRAM and other semiconductor memory devices
JP2629767B2 (ja) メモリ装置
JPH0917177A (ja) シングル・エンド転送回路

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term