JPH0612792B2 - 半導体装置の配線構造 - Google Patents
半導体装置の配線構造Info
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- JPH0612792B2 JPH0612792B2 JP62055716A JP5571687A JPH0612792B2 JP H0612792 B2 JPH0612792 B2 JP H0612792B2 JP 62055716 A JP62055716 A JP 62055716A JP 5571687 A JP5571687 A JP 5571687A JP H0612792 B2 JPH0612792 B2 JP H0612792B2
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- wiring layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
- H10W20/421—Skip vias, i.e. vias that do not connect all metallization layers that they pass through
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の配線構造に関し、特に高集積度，
高速度を特徴とする半導体装置の配線構造に関する。
高速度を特徴とする半導体装置の配線構造に関する。
従来、この種の多層配線構造では、信号線，電源線，接
地線が同一配線層内あるいは近接層間内で互いに入り組
んだ形状、すなわちいわゆる配線を構成するように形成
されていた。
地線が同一配線層内あるいは近接層間内で互いに入り組
んだ形状、すなわちいわゆる配線を構成するように形成
されていた。
上述した従来の多層配線構造は、電源及び接地線が配線
形状であるので、次に挙げる欠点があった。
形状であるので、次に挙げる欠点があった。
１．電源及び接地線のパターンが複雑になると引回し長
が増すため、配線インダクタンスが上昇する。
が増すため、配線インダクタンスが上昇する。
２．電源線と接地線間の静電容量が小さい。これが上記
１の欠点とあいまって、電源配線のインピーダンスを上
昇させ、過渡特性を悪化させる。
１の欠点とあいまって、電源配線のインピーダンスを上
昇させ、過渡特性を悪化させる。
３．電源あるいは接地線の配線断面積が十分にとれない
結果、配線内での電流密度が上昇し、エレクトロマイグ
レーション等による、配線の信頼性劣化が生じる。
結果、配線内での電流密度が上昇し、エレクトロマイグ
レーション等による、配線の信頼性劣化が生じる。
前記目的を達成するため、本発明に係る半導体装置の配
線構造は、信号配線層と、電源配線層とを有する半導体
装置の配線構造であって、 信号配線層は、半導体基板の一主面上に設けられ、該基
板に形成された能動素子に信号を入出力するものであ
り、 電源配線層は、半導体基板に形成された能動素子に電源
を供給するものであり、信号配線層とは分離した独立の
層をなし、から、半導体基板の一主面とほぼ等しい面積
をもつ金属の層からなり、信号配線層とは電気的に絶縁
され、信号配線層を被覆して該信号配線層上に積層形成
されたものである。
線構造は、信号配線層と、電源配線層とを有する半導体
装置の配線構造であって、 信号配線層は、半導体基板の一主面上に設けられ、該基
板に形成された能動素子に信号を入出力するものであ
り、 電源配線層は、半導体基板に形成された能動素子に電源
を供給するものであり、信号配線層とは分離した独立の
層をなし、から、半導体基板の一主面とほぼ等しい面積
をもつ金属の層からなり、信号配線層とは電気的に絶縁
され、信号配線層を被覆して該信号配線層上に積層形成
されたものである。
また、前記電源配線量は、複数の配線量からなるもので
あり、 複数の配線層は、それぞれ異なる電位に固定され、互い
に電気的に絶縁されて上下に積層されたものである。
あり、 複数の配線層は、それぞれ異なる電位に固定され、互い
に電気的に絶縁されて上下に積層されたものである。
また、前記複数の配線層の上層と下層は、層間膜又は酸
化膜により電気的に絶縁されたものである。
化膜により電気的に絶縁されたものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第一の実施例の縦断面図である。
シリコン基板１０１上に形成された素子間分離膜１０２
によって分離された、ゲート電極１０３及び拡散層１０
４等から成る能動素子があり、その上部は下地層間膜１
０５で覆われている。この能動素子と第１管配線１０７
はコンタクトホール内配線１０６によって接続されてい
る。また、第２層配線１１０と第１層配線１０７は、第
２層間絶縁膜１０８により絶縁され、第１スルーホール
内配線１０９によって電気的に接続されている。ここま
では従来構造と同様である。
によって分離された、ゲート電極１０３及び拡散層１０
４等から成る能動素子があり、その上部は下地層間膜１
０５で覆われている。この能動素子と第１管配線１０７
はコンタクトホール内配線１０６によって接続されてい
る。また、第２層配線１１０と第１層配線１０７は、第
２層間絶縁膜１０８により絶縁され、第１スルーホール
内配線１０９によって電気的に接続されている。ここま
では従来構造と同様である。
本実施例では、コンタクトホール間配線１０６，第１層
配線１０７，第１スルーホール間配線１０９，高融点金
属１１９が付着した第２配線１１０のこれら信号配線層
とは分離した独立の層をなす電源配線層を有している。
配線１０７，第１スルーホール間配線１０９，高融点金
属１１９が付着した第２配線１１０のこれら信号配線層
とは分離した独立の層をなす電源配線層を有している。
電源配線層は、第３層配線１１３と第４配線１１６とか
らなる。第３層配線１１３と第４配線１１６は、シリコ
ン基板１０２の一主面とほぼ等しい面積をもつグランド
プレーン配線であり、金属の層からなっており、互いに
電気的に絶縁されて上下に積層されている。
らなる。第３層配線１１３と第４配線１１６は、シリコ
ン基板１０２の一主面とほぼ等しい面積をもつグランド
プレーン配線であり、金属の層からなっており、互いに
電気的に絶縁されて上下に積層されている。
電源配線層の第３層配線１１３と第４層配線１１６は、
それぞれ異なる電位に固定され、電源配線層は、シリコ
ン基板１０１に形成された能動素子に電源を供給するよ
うになっている。信号配線層（配線１０６，１０７，１
０９，１１０）は、シリコン基板１０１に形成された能
動素子に信号を入出力するようになっている。
それぞれ異なる電位に固定され、電源配線層は、シリコ
ン基板１０１に形成された能動素子に電源を供給するよ
うになっている。信号配線層（配線１０６，１０７，１
０９，１１０）は、シリコン基板１０１に形成された能
動素子に信号を入出力するようになっている。
電源配線層と信号配線との配置関係について説明する。
第１図に示すように、電源配線層は、配線１０６，１０
７，１０９，１１０からなる信号配線層を被覆して該信
号配線層上に、信号配線層とは電気的に絶縁されて積層
形成されている。具体的には、第２層配線１１０の高融
点金属１１９を第３層間膜１１１で被覆し、第３層配線
１１３を第２層配線１１０の高融点金属１１９上に第３
層間膜１１１で電気的に絶縁して積層形成する。さらに
第３層配線１１３上に第４層間膜１１４を形成し、第４
層配線１１６を第３層配線１１３上に第４層間膜１１４
で電気的に絶縁して積層形成する。また、第４層配線１
１６は保護膜１１７で被覆されている。
第１図に示すように、電源配線層は、配線１０６，１０
７，１０９，１１０からなる信号配線層を被覆して該信
号配線層上に、信号配線層とは電気的に絶縁されて積層
形成されている。具体的には、第２層配線１１０の高融
点金属１１９を第３層間膜１１１で被覆し、第３層配線
１１３を第２層配線１１０の高融点金属１１９上に第３
層間膜１１１で電気的に絶縁して積層形成する。さらに
第３層配線１１３上に第４層間膜１１４を形成し、第４
層配線１１６を第３層配線１１３上に第４層間膜１１４
で電気的に絶縁して積層形成する。また、第４層配線１
１６は保護膜１１７で被覆されている。
これらの配線層から能動素子あるいは下層配線への電気
的接続はスルーホール内配線１１２，１１５等で行う。
ここで、第３層配線１１３とスルホール内配線１１５と
の電気的絶縁は、金属酸化膜１１８により達成される。
この金属酸化膜１１８は、例えば第２図に示す方法で形
成する。
的接続はスルーホール内配線１１２，１１５等で行う。
ここで、第３層配線１１３とスルホール内配線１１５と
の電気的絶縁は、金属酸化膜１１８により達成される。
この金属酸化膜１１８は、例えば第２図に示す方法で形
成する。
第２図において、第２層配線２０１は、少なくともその
上部表面が高融点金属２０２あるいは金等で被覆された
構造とし、この上部に第３層間膜２０３，第３層配線２
０４（ここではＡｌ膜とする），第４層間膜２０５を形
成する（第２図(a)）。次にエッチングマスク２０６を
形成し、ドライエッチング等の手段によって、第２−４
配線間スルーホール２０７を開口する（第２図(b)）。
エッチングマスク２０６を除去した後、例えば８０℃の
温水中に数分間浸積することにより、第３層配線Ａｌ膜
２０４の側壁にＡｌの水和物２０８を形成し、これを第
３層配線２０４と、スルーホール２０７間の絶縁膜とし
て用いる（第２図(c)）。
上部表面が高融点金属２０２あるいは金等で被覆された
構造とし、この上部に第３層間膜２０３，第３層配線２
０４（ここではＡｌ膜とする），第４層間膜２０５を形
成する（第２図(a)）。次にエッチングマスク２０６を
形成し、ドライエッチング等の手段によって、第２−４
配線間スルーホール２０７を開口する（第２図(b)）。
エッチングマスク２０６を除去した後、例えば８０℃の
温水中に数分間浸積することにより、第３層配線Ａｌ膜
２０４の側壁にＡｌの水和物２０８を形成し、これを第
３層配線２０４と、スルーホール２０７間の絶縁膜とし
て用いる（第２図(c)）。
第３図は本発明の第２の実施例の縦断面図である。
第３図において、第３層間絶縁膜３０１以下の構造は、
第１の実施例と同一であるので詳細は省略する。
第１の実施例と同一であるので詳細は省略する。
本実施例では、電源配線層を構成する第３層配線３０２
と第４層配線３０４とは、金属酸化膜３０３により電気
的に絶縁されて上下に積層されている。３０１は第３層
間膜，３０５は保護膜である。本実施例によれば、金属
酸化膜３０３は、上下の配線３２と３０４の相互間を電
気的に絶縁することに加えて、スルーホール間配線３０
６と第３層配線３０２との間を電気的に絶縁している。
と第４層配線３０４とは、金属酸化膜３０３により電気
的に絶縁されて上下に積層されている。３０１は第３層
間膜，３０５は保護膜である。本実施例によれば、金属
酸化膜３０３は、上下の配線３２と３０４の相互間を電
気的に絶縁することに加えて、スルーホール間配線３０
６と第３層配線３０２との間を電気的に絶縁している。
本実施例では、第４層間絶縁膜３０３の形成方法が第１
の実施例と異っている。この形成方法を第４図に示す。
の実施例と異っている。この形成方法を第４図に示す。
第４図において、第２層配線４０１上に第３層間膜４０
２，第３層配線４０３を堆積し（第４図(a)）、エッチ
ングマスク４０４を用いて第２−４配線間スルーホール
４０５を開口する。（第４図(b)）。エッチングマスク
４０４を除去した後、陽極酸化法等により、第３層配線
４０３の表面に、配線層４０３の金沿の酸化物４０６を
選択的に数千Å形成し、これを第４層間膜とする（第４
図(c)）。
２，第３層配線４０３を堆積し（第４図(a)）、エッチ
ングマスク４０４を用いて第２−４配線間スルーホール
４０５を開口する。（第４図(b)）。エッチングマスク
４０４を除去した後、陽極酸化法等により、第３層配線
４０３の表面に、配線層４０３の金沿の酸化物４０６を
選択的に数千Å形成し、これを第４層間膜とする（第４
図(c)）。
電源配線層に用いる金属としては、Ａｌ，Ｔａ等を用い
ることができるが、特にＴａを用いた場合には、エレク
トロマクグレーション耐性が高い、大電流用配線が実現
できる。
ることができるが、特にＴａを用いた場合には、エレク
トロマクグレーション耐性が高い、大電流用配線が実現
できる。
以上説明したように本発明は、電源配線をグランドプレ
ーン状とし、信号線とは独立の層とすることにより、次
のように効果がある。
ーン状とし、信号線とは独立の層とすることにより、次
のように効果がある。
1. 電源及び接地線の電気抵抗を極めて低くできる。
2. 電源配線の対接地容量を増加させることにより、上
記効果とあいまって、電源インピーダンスを低下させ、
素子の動作速度を高める。
記効果とあいまって、電源インピーダンスを低下させ、
素子の動作速度を高める。
3. 電源及び接地線の断面積がきわめて大きくなり、配
線内電流率度、及び発熱を減少させうる結果、エレクト
ロマイグレーション等に対する信頼性が向上する。
線内電流率度、及び発熱を減少させうる結果、エレクト
ロマイグレーション等に対する信頼性が向上する。
第１図は本発明の配線構造の第１の実施例を示す縦断面
図、第２図(a)〜(c)はこの第１の実施例の、特に、第２
−４配線間スルーホール付近の構造の形成法を示す工程
断面図、第３図は本発明の第２の実施例の構造を示す縦
断面図、第４図(a)〜(c)はこの第２の実施例の、特に第
４層間膜の形成法を示す工程断面図である。 １０１……シリコン基板、１０２……素子間分離膜、１
０３……ゲート電極、１０４……拡散層、１０５……下
地層間膜、１０６……コンタクトホール内配線、１０７
……第１層配線、１０８……第２層間膜、１０９……第
１スルーホール内配線、１１０……第２層配線、１１１
……第３層間膜、１１２……スルーホール内配線、１１
３……第３層配線、１１４……第４層間膜、１１５……
第２−４配線間スルーホール配線、１１６……第４層配
線、１１７……保護膜、１１８……金属酸化膜、１１９
……高融点金属、２０１……第２層配線、２０２……高
融点金属、２０３……第３層間膜、２０４……第３層配
線、２０５……第４層間膜、２０６……エッチングマス
ク、２０７……第２−４層配線間スルーホール、２０８
……金属酸化膜、３０１……第３層間膜、３０２……第
３層配線、３０３……金属酸化膜、３０４……第４層配
線、３０５……保護膜、３０６……第２−４層配線間ス
ルーホール配線、４０１……第２層配線、４０２……第
３層間膜、４０３……第３層配線、４０４……エッチン
グマスク、４０５……第２−４層配線間スルーホール、
４０６……金属酸化膜。
図、第２図(a)〜(c)はこの第１の実施例の、特に、第２
−４配線間スルーホール付近の構造の形成法を示す工程
断面図、第３図は本発明の第２の実施例の構造を示す縦
断面図、第４図(a)〜(c)はこの第２の実施例の、特に第
４層間膜の形成法を示す工程断面図である。 １０１……シリコン基板、１０２……素子間分離膜、１
０３……ゲート電極、１０４……拡散層、１０５……下
地層間膜、１０６……コンタクトホール内配線、１０７
……第１層配線、１０８……第２層間膜、１０９……第
１スルーホール内配線、１１０……第２層配線、１１１
……第３層間膜、１１２……スルーホール内配線、１１
３……第３層配線、１１４……第４層間膜、１１５……
第２−４配線間スルーホール配線、１１６……第４層配
線、１１７……保護膜、１１８……金属酸化膜、１１９
……高融点金属、２０１……第２層配線、２０２……高
融点金属、２０３……第３層間膜、２０４……第３層配
線、２０５……第４層間膜、２０６……エッチングマス
ク、２０７……第２−４層配線間スルーホール、２０８
……金属酸化膜、３０１……第３層間膜、３０２……第
３層配線、３０３……金属酸化膜、３０４……第４層配
線、３０５……保護膜、３０６……第２−４層配線間ス
ルーホール配線、４０１……第２層配線、４０２……第
３層間膜、４０３……第３層配線、４０４……エッチン
グマスク、４０５……第２−４層配線間スルーホール、
４０６……金属酸化膜。
Claims (3)
- 【請求項１】信号配線層と、電源配線層とを有する半導
体装置の配線構造であって、 信号配線層は、半導体基板の一主面上に設けられ、該基
板に形成された能動素子に信号を入出力するものであ
り、 電源配線層は、半導体基板に形成された能動素子に電源
を供給するものであり、信号配線層とは分離した独立の
層をなし、かつ、半導体基板の一主面とほぼ等しい面積
をもつ金属の層からなり、信号配線層とは電気的に絶縁
され、信号配線層を被覆して該信号配線層上に積層形成
されたものであることを特徴とする半導体装置の配線構
造。 - 【請求項２】前記電源配線層は、複数の配線層からなる
ものであり、 複数の配線層は、それぞれ異なる電位に固定され、互い
に電気的に絶縁されて上下に積層されたものであること
を特徴とする特許請求の範囲第１項記載の半導体装置の
配線構造。 - 【請求項３】前記複数の配線層の上層と下層は、層間膜
又は酸化膜により電気的に絶縁されたものであることを
特徴とする特許請求の範囲第２項記載の半導体装置の配
線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055716A JPH0612792B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055716A JPH0612792B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221649A JPS63221649A (ja) | 1988-09-14 |
| JPH0612792B2 true JPH0612792B2 (ja) | 1994-02-16 |
Family
ID=13006599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055716A Expired - Lifetime JPH0612792B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612792B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544749B2 (ja) * | 1987-11-30 | 1996-10-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5739560A (en) * | 1994-09-22 | 1998-04-14 | Nippon Telegraph And Telephone Corporation | High frequency masterslice monolithic integrated circuit |
| CN114512415B (zh) * | 2020-11-17 | 2025-09-02 | 台湾积体电路制造股份有限公司 | 半导体测试元件及半导体测试方法 |
| US12400949B2 (en) | 2021-03-10 | 2025-08-26 | Invention And Collaboration Laboratory Pte. Ltd. | Interconnection structure and manufacture method thereof |
| TWI888706B (zh) * | 2021-03-10 | 2025-07-01 | 新加坡商發明與合作實驗室有限公司 | 內連線結構及其製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121253A (en) * | 1981-01-21 | 1982-07-28 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1987
- 1987-03-10 JP JP62055716A patent/JPH0612792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221649A (ja) | 1988-09-14 |
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