JPH0612807B2 - 半導体メモリセル - Google Patents

Description

【発明の詳細な説明】 本発明は、小型化してもアルファ粒子などの放射性粒子
によって引き起されるソフトエラーの発生が少ない半導
体メモリセルに関するものである。

アルファ粒子などの放射性粒子が半導体内に入射する
と、半導体内部には多量の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極に流入すると、その
電極の電位を変化させ、その結果ソフトエラーを起す。
半導体メモリセル内の電極が取り扱う電荷量が大きい時
は、このような内部生成電荷の流入の影響は小さく、こ
のメモリセルがソフトエラーを起すことは少ない。しか
し、半導体メモリセルが小型化されると、メモリセル内
電極の取り扱う電荷量が減少するため、ソフトエラーの
問題が重大となる。

従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つことによってソフトエラーを
防いでいた。しかし、メモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め、従来の半導体メモリセルではその大きさも、その消
費電力もある値以上に保たなければならなかった。この
ことは、この半導体メモリセルの小型化およびこの半導
体メモリセルを使ったメモリ装置の集積化にとって大き
な障害となっていた。

本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ソフ
トエラー対策のために小型化、集積化が制限されること
の少ない半導体メモリセルを提供することである。

本発明による半導体メモリセルは、一導電型半導体基板
の一表面に形成された絶縁体膜、該絶縁体膜上に形成さ
れた導電体、該導電体に一方の電極を、電源に他方の電
極を接続した抵抗、前記一導電型半導体基板内部に形成
された逆導電型または再結合中心を高濃度に有するキャ
リアの吸収体を備えたことを特徴とする。

次に図を参照しながら、本発明の半導体メモリセルの動
作原理および効果を説明する。第１図は本発明のメモリ
セルの構成の一例を示す。この図の１１はＰ型シリコン
結晶基板、１２は酸化シリコン膜、１３は低抵抗ポリシ
リコン膜、１４は電源端子、１５は抵抗、１６はＮ型低
抵抗埋め込み層をそれぞれ示す。この図の電源端子１
４、抵抗１５は接続関係のみを回路記号を用いて示して
あるが、他の部分はその構造を示す断面図である。今、
電源端子１４には５Ｖの電源が、Ｐ型シリコン基板１１
とＮ型埋め込み層１６には０Ｖの電源が接続されている
ものと仮定する。

第１図の構造を備えたメモリセルは、Ｐ型シリコン基板
表面のポリシリコン膜１３の下に形成された反転層１７
に、電荷を貯めるか否かによって２進情報を記憶する。
反転層１７に電子が満ちており、その電位が約０Ｖの状
態を“０”状態とする。反転層が空でありその電位が高
い状態（例えば５Ｖを想定する）を“１”状態とする。
（この状態を反転と呼ばず空乏と呼ぶ場合もある。） Ｎ型埋め込み層１６は、Ｎ型埋め込み層１６と反転層１
７の間の絶縁性が保たれる範囲で、出来る限り浅い方が
好ましい。例えば、Ｐ型基板１１の不純物濃度が１×10
¹⁵cm^-3の場合には、Ｎ型埋め込み層１６と反転層１７が
３μｍ程離れるような深さに形成されるとよい。さらに
Ｎ型埋め込み層１６と反転層１７、すなわちポリシリコ
ン膜１３との位置関係は、平面的に見てＮ型埋め込み層
１６がポリシリコン膜１３を含むような関係になってい
ることが好ましい。ただしポリシリコン膜１３の下にＮ
型埋めこみ層１６がない部分があってもよい。また、そ
れほど距離が離れていなければポリシリコン膜１３とＮ
型埋めこみ層１６が重なっていなくてもよい。

本メモリセルが“０”を貯蔵している状態は平衡であ
り、α粒子等入射の影響をほとんど受けない。反転層１
７の電位はその周囲の基板と同じ０Ｖであるため、α粒
子等の生成電子は反転層に流入することなく、すみやか
に（１ナノ秒オーダ）Ｎ型埋め込み層１６に吸い込ま
れ、反転層１７付近より除去される。

本メモリセルが“１”を貯蔵しているとき、α粒子等が
入射すると、次のような動作が起る。α粒子等の生成電
子は反転層１７に流入し、ここの電位を急激に低下させ
る。ポリシリコン膜１３、酸化シリコン膜１２、反転層
１７で構成れる容量Ｃ_Ｍがポリシリコン膜１３と反転層
１７につながる他の容量Ｃ_１よりも十分大きく、これら
の容量Ｃ_１に貯蔵されている全電荷量が反転層に流れ込
もうとするα粒子等の生成電荷よりも小さく、さらに容
量Ｃ_Ｍと抵抗１５の抵抗値Ｒとの積である時定数τ＝Ｃ
_Ｍ・Ｒが１ナノ秒オーダ以上の場合を想定する。この場
合、反転層１７の電位は急激（0.1ナノ秒オーダ）に、
周囲の基板と同じ０Ｖまで低下し、同時に容量Ｃ_Ｍの容
量結合を通してポリシリコン電極１３の電位が ぐらいまで低下する。その後、例えば時定数τが１０ナ
ノ秒ならば、ポリシリコン膜１３の電位は１０ナノ秒ぐ
らいかけて徐々に５Ｖに戻る。このとき反転層１７の電
位は、反転層周辺にα粒子等の生成電子のあるうちは０
Ｖでとどまるが、これらの電子がすみやかに（１ナノ秒
オーダ）Ｎ型埋め込み層１６に吸い込まれて反転層１７
付近より除去されると、容量Ｃ_Ｍの容量結合を通してポ
リシリコン膜１３の電位上昇の影響を受け、徐々に上昇
する。10ナノ秒間における電子の拡散長は約10μｍであ
るから、Ｎ型埋め込み層16と反転層17の間の距離が３μ
ｍの場合、その間に反転層周辺のα粒子等の生成電子の
ほとんどはＮ型埋め込み層に吸収される。そのためポリ
シリコン膜13が５Ｖに戻る時にはほとんどα粒子等の生
成電子の影響を受けす、反転層電位は5C_M/(C_M+C₁)に近
い値まで上昇する。通常、このような半導体メモリセル
では、反転層電位が完全に５Ｖでなければ“１”情報を
貯蔵していると見なされないということはなく、この電
位が３〜４Ｖ以上ならば“１”情報を貯蔵していると見
なされる。そのため、本半導体メモリセルは時定数τ、
容量Ｃ_Ｍ、Ｃ_１を調整することにより、α粒子が入射し
ても反転層電位が３〜４Ｖ以上に保たれ“１”情報が破
壊されないメモリセルとなり得る。以上の動作説明のう
ち、Ｎ型埋め込み層16に関する動作をさらに詳細に説明
する。

Ｐ型基板11の不純物濃度を10¹⁵cm^-3オーダ、Ｎ型埋め込
み層16の不純物濃度を10¹⁸cm^-3オーダと仮定する。この
場合、常温かつ平衡状態では、Ｐ型基板11の電子濃度は
10⁵cm^-3オーダであり、Ｎ型埋め込み層16の電子濃度は1
0¹⁸cm^-3オーダである。両者の間のＰＮ接合には約0.7V
のビルトイン電圧がある。上記の濃度差のため、一部の
電子はＮ型埋め込み層からＰ型基板へ拡散で移動し、同
時にビルトイン電圧のため、別の一部の電子はＰ型基板
からＮ型埋め込み層へドリフトで移動する。平衡状態で
は、両者が釣り合っているため実質的な電子の移動は生
じない。

このような状態においてアルファ粒子が入射し、過剰の
電子が注入された非平衡、過渡現象を考える。はじめ注
入された電子はアルファ粒子の軌跡に沿って極めて高濃
度で分布するが、拡散によって周囲に広がり10ピコ秒オ
ーダ後にはピーク濃度は10¹⁸cm^-3以下になると考えられ
る。Ｐ型基板11中の電子の濃度は10⁵cm^-3オーダである
から、電子はその値に低下するまで周囲に拡散する。そ
してＰ型基板11とＮ型埋め込み層16との間のPN接合まで
達すると、その部分の電解により（ドリフトで）Ｎ型埋
め込み層に吸込まれる。アルファ粒子の軌跡は線状であ
るから、このようにドリフトでＮ型埋め込み層に電子が
吸込まれる領域は非常に小さい。つまり、Ｎ型埋め込み
層がある程度の大きさを持っており、この吸込み領域は
それと比較すると十分に小さいと考えてよい。この場
合、Ｎ型埋め込み層に流入するアルファ粒子生成電子の
流れは非常に細く、Ｎ型埋め込み層の元々の電子濃度10
¹⁸cm^-3はあまり変化しない。そのため、拡散によってＮ
型埋め込み層からＰ型基板へ出て行く電子はほとんどな
く、小さい吸込み領域に限定すると、上記平衡状態で釣
り合っていた拡散とドリフトのうちドリフトだけが増大
し、Ｎ型埋め込み層は一方的に電子を吸込む。本実施例
ではＮ型埋め込み層を接地しているので吸収した電子は
すべて接地へ流れる。

Ｎ型埋め込み層が電気的に浮いている場合は次のように
なる。

一方的に電子を吸込んだＮ型埋め込み層16の電位は当然
低下し、基板11との間のPN接合には順方向電圧が加わ
る。その結果、Ｎ型埋め込み層からＰ型基板へ流出する
電子も存在する。しかし、Ｎ型埋め込み層が低抵抗のた
め、順方向電圧はＮ型埋め込み層とＰ型基板の間のPN接
合に均一に加わり、電子はＮ型埋め込み層の全表面から
少しずつＰ型基板へ流出する。Ｎ型埋め込み層が余程小
さくない限り、流出する電子の流束（単位断面積あたり
の流量）は流入するアルファ粒子生成電子の流束と比べ
ると無視できるほど小さい。このことは次のようにして
も説明できる。上記順方向電圧の大きさは、流入した電
子の電荷量Q_aをＮ型埋め込み層とＰ型基板の間のPN接合
の容量C_Bで割った商である。通常Q_aは10fCオーダであ
り、C^BがpFオーダ以上である。この場合、順方向電圧は
10mVオーダであり、PN接合に流れる順方向電流密度は極
めて小さい。この値はアルファ粒子生成電子の流束と比
較すると無視できる。

アルファ粒子の軌跡は線であり極めて細い。一方、Ｎ型
埋め込み層はそれなりの大きさを持っている。そのた
め、アルファ粒子の軌跡程度狭い範囲のＮ型埋め込み層
への電子の出入りを考えると、上記ドリフトだけが増大
し、拡散がほとんど増えない状態になる。しかし、Ｎ型
埋め込み層の全表面の電子の流束を積分する、電子の出
入りは等しく、電子の保存則は成り立つ。以上のことか
ら、Ｎ型埋め込み層はセル容量近傍に発生した電子をＰ
基板全体へ薄くして散布する働きがあるといえる。

本発明のメモリセルでは、反転層１７の電位を設定する
ための時間として時定数τ程度以上が必要である。さら
に読み出し方法によっては、読み出し動作にも時定数τ
程度以上の時間が必要となる。そのため、本メモリセル
を使ったメモリを高速動作させるために、本メモリセル
の時定数τは、１０ナノ秒オーダ以下であることが好ま
しく、Ｎ型埋め込み層16によって少数キャリアが吸い込
まれるのに必要な時間（この例では１ナノ秒オーダより
大きい必要があるが、この条件を満たせば小さい方がよ
い。そのため、α粒子等の生成電子がＮ埋め込み層に吸
い込まれるのに必要な時間は小さいほどよい。

この電子吸い込みに必要な時間はＮ型埋め込み層１６が
反転層１７に近い程小さい。そのため、Ｎ型埋め込み層
１６は浅く且つ反転層１７との位置関係は、平面的に見
て反転層１７を含むような関係になってい方が好まし
い。

第２図は本発明の半導体メモリセルの他の実施例を示す
断面構造図である。この図の２１はＰ型シリコン結晶基
板２２は酸化シリコン膜、２３、２８は低抵抗ポリシリ
コン膜、２４は電源供給用アルミニウム配線、２５は高
抵抗ポリシリコン膜、２６はＮ型低抵抗埋め込み層、２
７はＮ型層、２９、３０は絶縁体膜をそれぞれ示す。こ
の図の実施例では高抵抗ポリシリコン膜２５が第１図の
実施例の抵抗１５に対応したポリシリコン抵抗になって
いる。

第２図の実施例の半導体メモリセルでは、Ｎ型層２７が
その周囲領域との間に形成する容量に電荷を貯めるか否
かによって、２進情報を記憶する。基板表面にＮ型層27
があるためしきい値は負にできる。そのためアルミニウ
ム配線２４に供給される電源電位に制限はなく、Ｐ型基
板２１に供給される電源電位と同じでもかまわない。

電子の吸引体であるＮ型埋め込み層２６は、第１図の実
施例同様、ある電位に保たれていてもよいが、もしＮ型
埋め込み層２６につながる容量が大きいとは、電気的に
浮いていても構わない。またＮ型埋め込み層２６とＮ型
層２７との位置関係は第１図の実施例と同様である。

以上本発明の半導体メモリセルを説明するためにＰ型半
導体を基板とする実施例を用いたが、これはＮ型半導体
でももちろん構わない。また、電子の吸引体としてＮ型
埋め込み層を用いたが、これは他の物、例えば再結合中
心が高濃度に存在するＰ型半導体領域などであっても構
わない。

【図面の簡単な説明】

第１図は本発明の半導体メモリセルの構成の一例を示す
図。第２図は本発明の半導体メモリセルの他の実施例を
示す図。 １１、２１……Ｐ型シリコン結晶基板、 １２、２２……酸化シリコン膜、 １３、２３、２８……低抵抗ポリシリコン膜、 １４……電源端子、 ２４……電源供給用アルミニウム配線、 １５……抵抗、２５……ポリシリコン抵抗、 １６、２６……Ｎ型低抵抗埋め込み層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一導電型半導体基板の一表面に形成された
   絶縁体膜、該絶縁体膜上に形成された導電体、該導電体
   に一方の電極を、電源に他方の電極を接続した抵抗、前
   記一導電型半導体基板内部に形成された逆導電型または
   再結合中心を高濃度に有するキャリアの吸収体を備え、
   しかも前記基板と絶縁膜と導電体で構成される容量と前
   記抵抗の積で決まる時定数を、前記吸収体によってキャ
   リアが吸収されるのに要する時間より大きくすることを
   特徴とする半導体メモリセル。