JPH0614546B2 - 複合サイリスタ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は低電圧回路のサージ防護に好適する複合サイリ
スタに関するものである。

（従来技術と解決すべき問題点） 第１図に示す段面図のようにＰ₁ Ｎ₁ ＰＮ₂ Ｐ₂ の５層
からなり、Ｐ₁ とＮ₁ 層を金属電極Ｔ₁ により短絡し、
Ｎ₂ とＰ₂ 層を金属電極Ｔ₂ により短絡した構成をもつ
両方向短絡エミッタ型２端子サイリスタは、通信回路そ
の他の回路に接続された電子機器回路のサージ防護素子
と広く用いられるようになりつつある。

しかし上記の如きＰＮＰＮＰ型サイリスタを用いて、横
サージと縦サージの両サージに対して防護作用を発揮さ
せるためには、第２図に示すように被防護機器回路Ｍが
接続された線路Ｌ₁ ，Ｌ₂ 間に、中点が接地Ｅされた直
列の縦サージ用サイリスタＺ₁ ，Ｚ₂ を接続し、また横
サージ用としてサイリスタＺ₃ を接続しなければならな
い。従って回路構成が複雑となる。

また最近の電子機器回路の集積化はサイリスタの低耐圧
（Ｖ_BO）化を要求し、また電子機器回路のデジタル化は
サイリスタの低静電容量化を強く要求している。しかし
第１図に示した構造では、その耐圧は例えば共通基板で
あるＰの厚み（比抵抗）によって定まるため、要求され
る耐圧としたとき厚さが薄くなりすぎて製造が困難であ
り、特性の不均一を生じ易い。

また通常の構造では静電容量は、第１図の接合Ｊ₂ の面
積と共通基板であるＰ層の比抵抗によって定まり、比抵
抗が小になると静電容量は大となる。従って上記のよう
に低耐圧化のため、Ｐ層の厚みを小としたときには静電
容量は大となる。従って耐圧，静電容量が共に小さいサ
イリスタを作り得ず、デジタル化された集積回路の防護
を行いサイリスタの実現は難しい。

またサイリスタのサージ耐量はターンオン移行領域にお
ける電力損失と、初期点弧が領域全面に広がるスピード
によって定まるが、初期点弧位置は第１図の接合Ｊ₁ Ｊ
₂ や、横方向抵抗等の製作時などに生ずる微妙な不均一
によって変動する。従って均一なサージ電流流量をもつ
ものの製作が難かしい。従って前記第２図のように３個
のサイリスタＺ₁ Ｚ₂ Ｚ₃ の特性の不均一を生じて動作
不良のおそれを招き易い。

（発明の目的） 本発明は先に本発明者が提案したサイリスタ構造を応用
し、縦，横両サージに対して１個のサイリスタにより防
護を行うことができるのみでなく、デジタル化された集
積回路の防護を行いうる低耐圧，低静電容量、しかもサ
ージ耐量の大きい均一な特性をもつ複合サイリスタの実
現を図ったものである。

（問題点を解決するための本発明の手段） 本発明者は先に前記第１図のサイリスタの各種の問題点
を解決しうるサイリスタを提案した。このサイリスタは
第３図(a)に示す断面図のように接合Ｊ₂ Ｊ₃ が表面露
呈した部分の一部、或いは第３図(b)に示す断面図のよ
うにＰ₁ Ｐ₅ 層の直下に接合Ｊ₂ Ｊ₃ の他の部分に比べ
て耐圧の低い領域Ｌを例えばＰ⁺ 層によって設けて、以
下の動作が行われようにしたものである。なお第３図に
おいてＩは絶縁膜である。

即ち第４図(a)に示す動作説明用の単方向サイリスタに
おいて、順方向であるＴ₁ からＴ₂ の方向に電流を流す
と、接合Ｊ₂ に逆方向電圧に加わり、これによって先ず
低耐圧領域Ｌが第５図の電圧Ｖ_Bでブレークダウンし、
この部分に電流が集中して流れる。この電流が増加する
とＰ₁層の直下のＮ₂層の横方向抵抗Ｒに生ずる電圧によ
り接合Ｊ₁ の左方が順バイアスされ、低耐圧領域におい
てバイアス値が最大となる。そしてこれが接合Ｊ₁ の拡
散電位を越えるとＰ₁ 層から正孔の注入が行われて、第
５図のブレークオーバー電流Ｉ_L で電極Ｔ₁Ｔ₂ 間がタ
ーンオン状態に移行するようにしたものである。

また上記と逆方向の電圧が印加された場合には、第４図
(b)に示す単方向サイリスタにおいて同様の動作が行わ
れるようにしたものである。

この構造によれば耐圧は低耐圧領域Ｌの耐圧によって定
まるので、その設計により所要の耐圧のサイリスタを得
ることができ、また静電容量値従って接合Ｊ₂ の接合容
量値は、大部分を占める低耐圧領域Ｌ以外の部分で定ま
ることから、通常の構造のものに比較して低静電容量と
なり、低耐圧低静電容量のサイリスタの実現が可能とな
る。

本発明はこの短絡エミッタ型サイリスタ構造を応用し
て、１個のサイリスタによりサージ防護を行いうる低耐
圧低静電容量、しかもサージ電流耐量の大きいサイリス
タを提供しようとするものである。次に本発明を実施例
により詳細に説明する。

第６図は本発明の実施例を示す断面図であって、Ｐ型半
導体を共通基板としてその一面とＮ₁₁層とＰ₁₁層および
Ｎ₂₁層とＰ₂₁層を設け、また他面にはＮ₁₃層とＰ₁₃層お
よびＮ₂₃層とＰ₂₃層を設ける。また接合Ｊ₁₂とＪ₂₁およ
び接合Ｊ₁₃とＪ₂₃の表面への露呈部分にはＰ⁺ 層により
低耐圧の領域Ｌを設けた５層構造Ｓ₁ Ｓ₂ を形成する。
そしてＰ₁₁層とＮ₁₁層を第１金属電極Ｔ₁ により短絡
し、Ｐ₂₁層とＮ₂₁層を第２金属電極Ｔ₂ により短絡する
と共に、他面のＰ₁₃層とＮ₁₁層、およびＰ₂₃層とＮ₂₃層
を、第３金属電極Ｔ₃ により共通に短絡して一つの電極
として、第７図に示す等価回路をもつ複合サイリスタと
して以下に述べる動作を行うようにしたものである。な
お第７図において、第６図と同一符号部分は同等部分を
示し、図中の抵抗Ｒ₁₁ Ｒ_P Ｐ₂₃は電流の流路に沿った
各層の横方向抵抗を示す。またツェナダイオードＺＤ₁₂
ＺＤ₂₃は低耐圧領域Ｌの耐圧を示す。

このサイリスタにおいては、電極Ｔ₁ からＴ₂ の方向に
電圧が印加された場合には、Ｐ₁₁ Ｎ₁₁ Ｐ Ｎ₂₁は本質
的には短絡ベース型サイリスタであるが、低耐圧領域が
ない場合には各層の相対位置関係から接合Ｊ₁₂がブレー
クダウンしたとき、Ｎ₁₁Ｐ Ｎ₂₁層に電流が流れて３層
ダイオードの特性となりオン状態に移行しない。

しかし低耐圧領域が存在すると、ツェナダイオードＺＤ
₁₂がブレークダウンして、電流が〔Ｔ₁ →Ｎ₁₁→Ｒ₁₁→
→ＺＤ₁₂→Ｐ→Ｒ_P→Ｐ→ Ｎ₂₁→Ｔ₂ 〕に流れる。そ
してこの電流が増加すると、Ｐ層の横方向抵抗Ｒ_P によ
る電圧降下によって〔Ｐ→Ｎ₁₃→Ｎ₂₃Ｒ₂₃→→ＺＤ₂₃→
Ｐ〕にも電圧がかかった状態になる。

この状態は第７図に示す等価回路において、サイリスタ
の電極Ｔ₁ とＴ₂ 間にサイリスタ〔Ｐ₁₁ Ｎ₁₁ Ｐ
Ｎ₁₃〕および〔Ｐ₂₃ Ｎ₂₃ Ｐ Ｎ₂₁ 〕が直列に接続さ
れ、それぞれ〔Ｎ₁₁ Ｐゲート〕と〔Ｎ₂₃ Ｐゲート〕に
点呼電流が流出入していることに相当するので、電極Ｔ
₁ →Ｔ₂ →Ｔ₃ の経路で電極Ｔ₁ Ｔ₂ 間がオン状態に移
行することになる。この動作状態は電圧印加の方向を逆
にした場合にも成立する。従って電極Ｔ₁ Ｔ₂ 間、Ｔ₂
Ｔ₃ 間、Ｔ₁ Ｔ₂ 間が実質的に等しい耐圧の両方向サイ
リスタ作用を行うことになる。

従って例えば第８図のように電極Ｔ₁ Ｔ₂ を線路Ｌ₁ Ｌ
₂ 間に接続し、電極Ｔ₃ を接地Ｅに落として通信回線に
おける機器Ｍの防護に使用すれば、前記第２図に示すサ
イリスタＺ₁ Ｚ₂ Ｚ₃ の計３個の役割を１個で果たすこ
とができる。

またこの複合サイリスタを形成する５層サイリスタはそ
れぞれ低耐圧領域Ｌを備えている。従って前記第３図，
第４図で説明したようにＰ層の厚みを小とすることなく
低耐圧化が可能となり、特性が均一であって低静電容量
の複合サイリスタを得ることがでる。これに加えて初期
点弧位置も一定となるので、サージ防護耐量のばらつき
が少なくしかもサージ電流耐量が大となる。従って本発
明によれば従来のものに比べて更に使用が簡単であって
動作が確実、しかも製作が容易な低耐圧であってデジタ
ル化された電子機器回路のサージ防護に好適する複合サ
イリスタを提供できる。

以上本発明をＰＮＰＮＰ型について説明したが、伝導型
を逆にしたものを作りうることは云うまでもない。また
サイリスタの信頼性の向上のため、第３図にようにチャ
ネルストッパとなるＰ_L 層を設けるなどの従来公知の手
段を適用できる。

（発明の効果） 以上から明らかなように本発明によれば、使用が簡単で
あって動作の確実なデジタル化集積回路からなる電子機
器回路のサージ防護素子を提供できる。

【図面の簡単な説明】

第１図，第２図は従来素子の説明図、第３図，第４図は
本発明によって提案された複合サイリスタの説明図、第
５図，第６図，第７図，第８図は本発明の実施例の説明
図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｐ（Ｎ）型半導体を共通基板として、順方
   向耐圧をきめる接合部の一部にそれぞれ他の部分に比し
   て耐圧の低い領域を設けた２組のＰＮＰＮＰ（ＮＰＮＰ
   Ｎ）５層構造を形成すると共に、一面の表面にそれぞれ
   露呈させた２組のＰ（Ｎ）エミッタとＮ（Ｐ）ベースを
   それぞれ独立に短絡して第１，第２の電極として、他面
   の表面にそれぞれ露呈させた２組のＰ（Ｎ）エミッタと
   Ｎ（Ｐ）ベースを共通に短絡して第３の電極としたこと
   を特徴とする複合サイリスタ。