JPH09116038A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09116038A
JPH09116038A JP7296276A JP29627695A JPH09116038A JP H09116038 A JPH09116038 A JP H09116038A JP 7296276 A JP7296276 A JP 7296276A JP 29627695 A JP29627695 A JP 29627695A JP H09116038 A JPH09116038 A JP H09116038A
Authority
JP
Japan
Prior art keywords
bipolar transistor
film
oxide film
implanted
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7296276A
Other languages
English (en)
Other versions
JP3093620B2 (ja
Inventor
Takuo Nishida
拓生 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP07296276A priority Critical patent/JP3093620B2/ja
Priority to KR1019960046989A priority patent/KR100256283B1/ko
Priority to CN96119206A priority patent/CN1083159C/zh
Priority to US08/736,037 priority patent/US5926705A/en
Publication of JPH09116038A publication Critical patent/JPH09116038A/ja
Application granted granted Critical
Publication of JP3093620B2 publication Critical patent/JP3093620B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/131—Reactive ion etching rie
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/139—Schottky barrier

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Weting (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ＭＯＳトランジスタのゲート上に保護膜を設
け、バイポーラトランジスタのベース表面、ショットキ
ーバリアダイオードの素子表面のダメージ層の除去を洗
浄液で行うことで、工程、コストの削減を図る。 【解決手段】 ＭＯＳトランジスタのＬＤＤ酸化膜１３
のエッチング時に形成されるベース表面及びＳＢＤ表面
のダメージ層をアンモニア洗浄液で洗浄して除去する。
次に、ＮＭＯＳ部分にヒ素を、ＰＭＯＳ部分及びバイポ
ーラトランジスタ部分にボロンを注入してＭＯＳトラン
ジスタのソース、ドレイン部１５及びバイポーラトラン
ジスタのグラフトベース部１６を形成し、さらにボロン
を注入してバイポーラトランジスタのベース拡散層１７
を形成する。次に、ＣＶＤ法で絶縁膜１８を成長し、エ
ミッタ部を開口し、ＣＶＤ法でエミッタ多結晶シリコン
を成長し、ヒ素をイオン注入し、熱処理により拡散して
エミッタ拡散層１９を形成しエミッタ電極２０を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタとＭＯＳトランジスタとを有する半導体装置及び
ＭＯＳトランジスタとショットキーバリアダイオードと
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタを有する
半導体装置では、ホットキャリアによる信頼性低下を防
止するため、ＭＯＳトランジスタのゲート部の側壁にＬ
ＤＤ酸化膜を形成することが一般的である。従来のバイ
ポーラトランジスタとＭＯＳトランジスタとを有する集
積回路からなる半導体装置の製造方法について、図７
（ａ）〜（ｃ）、図８（ａ）（ｂ）、及び図９を用いて
説明する。
【０００３】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板１上にＮ−拡散層２、素子分離のためのフィー
ルド酸化膜３、Ｎ＋型コレクタ拡散層４、埋込拡散層５
を形成する。次いで、ＮＭＯＳ（図示せず）、ＰＭＯＳ
部分にそれぞれリン、ボロンを注入してＭＯＳトランジ
スタのＮウェル及びＰウェル６を形成する。この上に図
７（ｂ）に示すように、ゲート酸化膜８、リン拡散され
たポリシリコン９、ＷＳｉ等の高融点金属１０を成長
し、リソグラフィー法によりゲート電極を形成する。
【０００４】次に、図７（ｃ）に示すように、イオン注
入によりＬＤＤ拡散層１２を形成した後、ＣＶＤ法によ
り酸化膜を２０００Å程度成長し、これをドライエッチ
ング法によりエッチバックしてＬＤＤ酸化膜１３を形成
する。次に、図８（ａ）に示すように、リソグラフィ法
によりバイポーラトランジスタのベース部分のみを０．
０１〜０．０２μｍ程度選択的にＣＦ４等のガスでケミ
カルエッチングする。ここでケミカルエッチングする理
由としては、ドライエッチングによるダメージ層によ
り、バイポーラトランジスタのベース部において電子の
再結合が起こり、電流増幅率の低下が起こるのを防ぐた
めである。
【０００５】次に、図８（ｂ）に示すように、ＮＭＯＳ
（図示せず）、ＰＭＯＳ部分にそれぞれヒ素、ボロンを
注入してＭＯＳトランジスタのソース、ドレイン部１５
及びバイポーラトランジスタのグラフトベース部分１６
を併せて形成し、さらにボロンを注入することでバイポ
ーラトランジスタのベース拡散層１７を形成する。次
に、ＣＶＤ法により絶縁膜１８を成長し、エミッタ部を
開口し、ＣＶＤ法によりエミッタ多結晶シリコンを成長
し、ヒ素をイオン注入し、窒素雰囲気で１０〜２０分程
度の熱処理によりヒ素を拡散してエミッタ拡散層１９を
形成し、エミッタ電極２０を形成する。次に、通常の工
程に従い、図９に示すように、層間膜２１、２２及びバ
リアメタル２３、アルミ電極２４を形成して完成する。
【０００６】
【発明が解決しようとする課題】上述した図７〜図９に
示す従来技術では、以下に示す課題があった。図７〜図
９に示すように、ＭＯＳトランジスタのＬＤＤ酸化膜を
ドライエッチングする際に、バイポーラトランジスタの
ベース部及びショットキーバリアダイオードの素子表面
にダメージ層が形成されるため、これを除去するフォト
レジスト１４の工程を付加する必要があり、工程の増加
ひいてはコストの増加となっていた。本発明の目的は、
前記の問題点を解決することにより、バイポーラトラン
ジスタのベース部表面及びショットキーバリアダイオー
ドの素子表面のダメージ層の除去をわずかな工程の増加
にて行うことができ、高性能な半導体集積回路を低コス
トにて製造する方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、シリコン基板
上にＭＯＳトランジスタとバイポーラトランジスタまた
はショットキーバリアダイオードとを有する半導体装置
の製造方法において、電気的絶縁分離工程が終了し素子
形成予定領域が形成されたシリコン基板上に、第１のシ
リコン酸化膜とポリシリコン膜と高融点金属膜とから形
成されたゲート電極上に保護膜を形成する工程と、第２
の酸化膜を成長後にエッチバックを行い前記ゲート電極
側面以外の酸化膜を除去する工程と、露出したシリコン
基板上をアンモニア洗浄液で洗浄する工程とを有するこ
とを特徴とする半導体装置の製造方法である。また、ゲ
ート電極上に形成する保護膜が、シリコン膜であること
を特徴とする上記の半導体装置の製造方法である。
【０００８】また、本発明は、シリコン基板上にＭＯＳ
トランジスタとショットキーバリアダイオードとを有す
る半導体装置の製造方法において、露出したシリコン基
板上をアンモニア洗浄液で洗浄する工程と、その後第３
の酸化膜を形成する工程と、開口部を設け金属シリサイ
ド膜を形成する工程を含むことを特徴とする上記に記載
の半導体装置の製造方法である。
【０００９】本発明について詳しくは、シリコン基板上
にＭＯＳトランジスタとバイポーラトランジスタを有す
る半導体装置において、電気的絶縁分離工程が終了し、
素子形成予定領域が形成されたシリコン基板上に、第１
のシリコン酸化膜を形成する工程と、該第１のシリコン
酸化膜上にゲート電極としてポリシリコン膜、高融点金
属膜、保護膜を順次形成する工程と、前記ゲート電極を
所定のパターンに形成する工程と、第２の酸化膜を成長
した後、エッチバックを行い前記ゲート電極側面以外の
第２の酸化膜及び前記第１のシリコン酸化膜を除去する
工程と、露出したシリコン基板のダメージ層を化学的表
面処理を施し除去する工程と、ベース拡散層、エミッタ
拡散層を順次形成する工程を含み、前記化学的表面処理
工程を有すること及び前記化学的表面処理時に前記ゲー
ト電極の高融点金属膜からの金属汚染を防止するための
保護膜を形成する工程を有することを特徴とした半導体
装置の製造方法である。
【００１０】
【作用】本発明においては、バイポーラトランジスタの
ベース部及びショットキーバリアダイオードの素子表面
のダメージ層の除去を、ケミカルエッチングではなくフ
ォトレジスト工程の増加を伴わないアンモニア洗浄液を
用いた洗浄により行うため、コストの増加が抑えられ、
また歩留まり良く製造することができる。このとき、Ｍ
ＯＳトランジスタのゲート部最上層に保護膜（例えばＳ
ｉ膜）を設けることで、洗浄による高融点金属の溶解及
び汚染を防ぐことができるものである。
【００１１】
【発明の実施の形態】本発明のバイポーラトランジスタ
とＭＯＳトランジスタとが混在した半導体装置、ＭＯＳ
トランジスタとショットキーバリアダイオードとが混在
した半導体装置の製造方法についての実施例を図面を参
照して説明する。
【００１２】
【実施例１】本発明の実施例について図１〜図４を用い
て説明する。図１（ａ）（ｂ）、図２、図３（ａ）
（ｂ）及び図４は、本発明の第１実施例の主要工程順の
断面図である。Ｐ型シリコン基板１上にＮ−拡散層２、
素子分離のためのフィールド酸化膜３、Ｎ＋コレクタ拡
散層４、埋込拡散層５を形成する。次に、ＮＭＯＳ（図
示せず）、ＰＭＯＳ部分にそれぞれリン、ボロンを注入
してＭＯＳトランジスタのＮウェル及びＰウェル６を形
成する（図１（ａ））。ここまでは従来の製造方法と同
じである。
【００１３】この上に、７５０〜８５０℃のＨ２−Ｏ２
雰囲気で酸化を行い１００〜１５０Å程度のゲート酸化
膜８を形成し、リン拡散されたポリシリコン９を１００
０〜２０００Å程度成長し、スパッタ法によりＷＳｉ等
の高融点金属１０を１０００〜２０００Å程度被着さ
せ、更にこの上に保護膜（例えばＳｉ膜）１１を５００
Å程度成長し、リソグラフィー法によりゲート電極を形
成する（図１（ｂ））。
【００１４】次に、ＮＭＯＳ（図示せず）、ＰＭＯＳ部
分にそれぞれリン、ボロンを１．０〜３．０Ｅ１３ｃｍ
２程度イオン注入する事によりＬＤＤ拡散層１２を形成
し、ＣＶＤ法により酸化膜を１５００〜２５００Å程度
成長し、これをドライエッチング法によりエッチバック
してＬＤＤ酸化膜１３を形成した（図２）。その後、ア
ンモニア洗浄液で洗浄し（例えばＮＨ４ＯＨ：Ｈ
２Ｏ２：Ｈ２Ｏ＝１：４：２０で１２分程度）、バイポ
ーラトランジスタのベース部のダメージ層を除去する
（図３（ａ））。
【００１５】次に、ＮＭＯＳ（図示せず）部分にヒ素
を、ＰＭＯＳ部分及びバイポーラトランジスタ部分にボ
ロンを１．０〜５．０Ｅ１５ｃｍ２程度注入してＭＯＳ
トランジスタのソース、ドレイン部１５及びバイポーラ
トランジスタのグラフトベース部１６を併せて形成し、
さらにボロンを１．０〜５．０Ｅ１３ｃｍ２程度注入す
ることでバイポーラトランジスタのベース拡散層１７を
形成する。
【００１６】次に、ＣＶＤ法により絶縁膜１８を２００
０Å程度成長し、エミッタ部を開口し、ＣＶＤ法により
エミッタ多結晶シリコンを１５００〜２５００Å程度成
長し、ヒ素を５．０Ｅ１５〜５．０Ｅ１６ｃｍ２程度イ
オン注入し、窒素雰囲気で１０〜２０分程度の熱処理に
よりヒ素を拡散してエミッタ拡散層１９を形成し、エミ
ッタ電極２０を形成する（図３（ｂ））。次に、通常の
工程に従い、層間膜２１、２２及びバリアメタル２３、
アルミ電極２４を形成して完成する（図４）。
【００１７】
【実施例２】本発明のもう一つの実施例について図５〜
図６を用いて説明する。図５（ａ）（ｂ）及び図６は、
本発明のもう一つの実施例の主要工程順の断面図であ
る。ＳＢＤ（ショットキーバリアダイオード）を含むＣ
ＭＯＳ回路からなる半導体装置の場合を示し、前述の第
１実施例とはＳＢＤが同一半導体装置に設けられている
点で異なっている。途中工程は、図１（ａ）（ｂ）、図
２と同一である。
【００１８】Ｐ型シリコン基板上１にＮ−拡散層２、素
子分離のためのフィールド酸化膜３、Ｎ＋型拡散層４、
埋込拡散層５を形成する。次に、ＮＭＯＳ（図示せ
ず）、ＰＭＯＳ部分にそれぞれリン、ボロンを注入して
ＭＯＳトランジスタのウェル６を形成する。この上に、
７５０〜８５０℃のＨ２−Ｏ２雰囲気で酸化を行い１０
０〜１５０Å程度のゲート酸化膜８を形成し、リン拡散
されたポリシリコン９を１０００〜２０００Å程度成長
し、スパッタ法によりＷＳｉ等の高融点金属１０を１０
００〜２０００Å程度被着させ、更にこの上に保護膜
（例えばＳｉ膜）１１を５００Å程度成長し、リソグラ
フィー法によりゲート電極を形成する（図１（ａ）〜
（ｂ））。
【００１９】次に、ＮＭＯＳ（図示せず）、ＰＭＯＳ部
分にそれぞれリン、ボロンを１．０〜３．０Ｅ１３ｃｍ
２程度イオン注入する事によりＬＤＤ拡散層１２を形成
した後、ＣＶＤ法により酸化膜を１５００〜２５００Ａ
程度成長し、これをドライエッチング法によりエッチバ
ックしてＬＤＤ酸化膜１３を形成する（図２）。
【００２０】次に、これをアンモニア洗浄液で洗浄し
（例えばＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０
で１２分程度）、ＳＢＤ素子表面のダメージ層を除去す
る（図５（ａ））。次に、ＮＭＯＳ（図示せず）部分に
ヒ素を、ＰＭＯＳ部及びＳＢＤ部にボロンを１．０〜
５．０Ｅ１５ｃｍ２程度注入してＭＯＳトランジスタの
ソース、ドレイン部１５、及びＳＢＤのＰ＋拡散層２５
を形成する（図５（ｂ））。
【００２１】次に、層間膜２１、２２を成長し、コンタ
クトホールを形成した後、白金を６００Å程度スパッタ
し、５００℃程度の窒素雰囲気で熱処理を行った後白金
を除去してＳＢＤ２６を形成する。次いで通常の工程に
従い、バリアメタル２３、アルミ電極２４を形成して完
成する（図６）。
【００２２】
【発明の効果】以上説明したように本発明によれば、バ
イポーラトランジスタのベース部及びショットキーバリ
アダイオードの素子表面のダメージ層の除去をわずかな
工程の増加にて行うことができ、高性能な半導体集積回
路を低コストにて製造することができるという効果を有
する。
【００２３】即ちバイポーラトランジスタのベース部の
ダメージ層の除去をアンモニア過水による洗浄にて行う
ため、工程数の増加を押さえることができる。具体的に
は、ＭＯＳトランジスタのゲート部に保護膜（例えばＳ
ｉ膜）を設けてゲート電極を形成した後、ＬＤＤ酸化膜
を形成し、これをアンモニア洗浄液で洗浄することで
（例えばＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０
の溶液で１２分）、バイポーラトランジスタのベース部
分のダメージ層の除去ができる。この時ＭＯＳトランジ
スタのゲート電極部分に保護膜を設けることでＷＳｉ等
の高融点金属が露出し、アンモニア過水による洗浄によ
り溶解し、汚染してしまうのを防ぐことができる。
【００２４】また、ショットキーバリアダイオードのア
ノード領域にできるダメージ層をアンモニア過水にて除
去することで、リーク電流の少ない高性能のダイオード
を形成することができる。このように、Ｂｉ−ＣＭＯＳ
回路上のバイポーラトランジスタのベース部やショット
キーダイオードのアノード部のダメージ層の除去をマス
ク数を増加させずに行うことができ、コストの増加が抑
えられ、又歩留まり良く製造することが可能であるとい
う効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第１実施例の主要工程順の断面図
【図２】本発明の第１実施例の主要工程順の図１に続く
断面図
【図３】本発明の第１実施例の主要工程順の図２に続く
断面図
【図４】本発明の第１実施例の主要工程順の図３に続く
断面図
【図５】本発明のもう一つの実施例の主要工程順の断面
図
【図６】本発明のもう一つの実施例の主要工程順の図５
に続く断面図
【図７】従来技術の製造方法について説明する図
【図８】従来技術の製造方法について説明する図
【図９】従来技術の製造方法について説明する図
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎ−型拡散層 ３ フィールド酸化膜 ４ Ｎ＋型コレクタ拡散層 ５ Ｎ＋型埋込層（埋込拡散層） ６ Ｐ型ウェル（ＭＯＳトランジスタのＮウェル及びＰ
ウェル） ７ Ｐ型チャンネルストッパー ８ ゲート酸化膜 ９ Ｎ＋型多結晶シリコン（ポリシリコン） １０ タングステンシリサイド（高融点金属） １１ シリコン膜 １２ ＬＤＤ拡散層 １３ ＬＤＤ酸化膜 １４ フォトレジスト １５ ソース／ドレイン（ＭＯＳトランジスタのソー
ス、ドレイン部） １６ グラフトベース拡散層（バイポーラトランジスタ
のグラフトベース部分） １７ ベース拡散層（バイポーラトランジスタのベース
拡散層） １８ 絶縁膜 １９ エミッタ拡散層 ２０ エミッタ電極 ２１ 絶縁膜（層間膜） ２２ 層間膜 ２３ バリアメタル ２４ アルミ電極 ２５ Ｐ＋拡散層 ２６ ＳＢＤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上にＭＯＳトランジスタと
    バイポーラトランジスタまたはショットキーバリアダイ
    オードとを有する半導体装置の製造方法において、電気
    的絶縁分離工程が終了し素子形成予定領域が形成された
    シリコン基板上に、第１のシリコン酸化膜とポリシリコ
    ン膜と高融点金属膜とから形成されたゲート電極上に保
    護膜を形成する工程と、第２の酸化膜を成長後にエッチ
    バックを行い前記ゲート電極側面以外の酸化膜を除去す
    る工程と、露出したシリコン基板上をアンモニア洗浄液
    で洗浄する工程とを有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 ゲート電極上に形成する保護膜が、シリ
    コン膜であることを特徴とする請求項１に記載の半導体
    装置の製造方法。
JP07296276A 1995-10-19 1995-10-19 半導体装置の製造方法 Expired - Fee Related JP3093620B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP07296276A JP3093620B2 (ja) 1995-10-19 1995-10-19 半導体装置の製造方法
KR1019960046989A KR100256283B1 (ko) 1995-10-19 1996-10-19 Mos 장치와 쇼트키 배리어 다이오드 제조방법
CN96119206A CN1083159C (zh) 1995-10-19 1996-10-19 有稳定双极晶体管和肖特基二极管的半导体器件制造方法
US08/736,037 US5926705A (en) 1995-10-19 1996-10-21 Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07296276A JP3093620B2 (ja) 1995-10-19 1995-10-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09116038A true JPH09116038A (ja) 1997-05-02
JP3093620B2 JP3093620B2 (ja) 2000-10-03

Family

ID=17831480

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07296276A Expired - Fee Related JP3093620B2 (ja) 1995-10-19 1995-10-19 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5926705A (ja)
JP (1) JP3093620B2 (ja)
KR (1) KR100256283B1 (ja)
CN (1) CN1083159C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0929105A3 (en) * 1998-01-09 1999-12-22 Sharp Kabushiki Kaisha Metal gate sub-micron mos transistor and method of making same
US6261932B1 (en) * 1999-07-29 2001-07-17 Fairchild Semiconductor Corp. Method of fabricating Schottky diode and related structure
US6548421B1 (en) * 1999-04-28 2003-04-15 Nec Corporation Method for forming a refractory-metal-silicide layer in a semiconductor device
US6569766B1 (en) * 1999-04-28 2003-05-27 Nec Electronics Corporation Method for forming a silicide of metal with a high melting point in a semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142697A (ja) * 2001-10-31 2003-05-16 Sanyo Electric Co Ltd 集積型ショットキーバリアダイオードおよびその製造方法
JP2004311684A (ja) * 2003-04-07 2004-11-04 Sanyo Electric Co Ltd 半導体装置
DE102005044124B4 (de) * 2005-09-15 2010-11-25 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung einer integrierten Schaltung mit Gate-Selbstschutz, und integrierte Schaltung mit Gate-Selbstschutz
KR100853802B1 (ko) 2007-09-04 2008-08-25 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
US20090314133A1 (en) * 2008-06-20 2009-12-24 Ravi Atluru Starter for Start-Stop Cranking System
JP2015144248A (ja) 2013-12-25 2015-08-06 キヤノン株式会社 半導体装置、及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114702A (ja) * 1991-08-28 1993-05-07 Fujitsu Ltd 半導体装置の製造方法
JPH0669068A (ja) * 1992-08-14 1994-03-11 Nissin Electric Co Ltd セラミックコンデンサ装置
JPH06151736A (ja) * 1992-11-09 1994-05-31 Toshiba Corp 半導体集積回路装置及びその製造方法
JPH06151390A (ja) * 1992-11-13 1994-05-31 Sony Corp ドライエッチングの後処理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS60235731A (ja) * 1984-05-08 1985-11-22 Asahi Glass Co Ltd フロ−トガラスの製造法
JPH0682641B2 (ja) * 1985-10-21 1994-10-19 日本電気株式会社 半導体集積回路装置の製造方法
US4746046A (en) * 1986-06-30 1988-05-24 Senco Products, Inc. Fastener advancing device
JP2890477B2 (ja) * 1989-06-01 1999-05-17 アイシン精機株式会社 自動変速機のパワーテイクオフ制御装置
JPH0669168A (ja) * 1992-08-18 1994-03-11 Fujitsu Ltd 半導体装置の製造方法
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114702A (ja) * 1991-08-28 1993-05-07 Fujitsu Ltd 半導体装置の製造方法
JPH0669068A (ja) * 1992-08-14 1994-03-11 Nissin Electric Co Ltd セラミックコンデンサ装置
JPH06151736A (ja) * 1992-11-09 1994-05-31 Toshiba Corp 半導体集積回路装置及びその製造方法
JPH06151390A (ja) * 1992-11-13 1994-05-31 Sony Corp ドライエッチングの後処理方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0929105A3 (en) * 1998-01-09 1999-12-22 Sharp Kabushiki Kaisha Metal gate sub-micron mos transistor and method of making same
KR100352715B1 (ko) * 1998-01-09 2003-03-26 샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드 서브미크론금속게이트mos트랜지스터및그의형성방법
US6548421B1 (en) * 1999-04-28 2003-04-15 Nec Corporation Method for forming a refractory-metal-silicide layer in a semiconductor device
US6569766B1 (en) * 1999-04-28 2003-05-27 Nec Electronics Corporation Method for forming a silicide of metal with a high melting point in a semiconductor device
US6261932B1 (en) * 1999-07-29 2001-07-17 Fairchild Semiconductor Corp. Method of fabricating Schottky diode and related structure

Also Published As

Publication number Publication date
US5926705A (en) 1999-07-20
CN1155757A (zh) 1997-07-30
JP3093620B2 (ja) 2000-10-03
CN1083159C (zh) 2002-04-17
KR100256283B1 (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
JP3232111B2 (ja) ショットキーバリアダイオード及びショットキーバリアダイオードクランプ型トランジスタ
US6933201B2 (en) Method for manufacturing semiconductor device
JP3104271B2 (ja) イオン注入を用いた半導体装置の製造方法
US6365472B1 (en) Semiconductor device and method of manufacturing the same
US20020048946A1 (en) Local interconnect structures for integrated circuits and methods for making the same
EP0296627A2 (en) Method for manufacturing a semiconductor device
JPH0348457A (ja) 半導体装置およびその製造方法
US5374566A (en) Method of fabricating a BiCMOS structure
JP2679579B2 (ja) 半導体装置の製造方法
JPH09116038A (ja) 半導体装置の製造方法
US7785974B2 (en) Methods of employing a thin oxide mask for high dose implants
JPH04221835A (ja) バイポーラ・トランジスタとその製法
JP2982759B2 (ja) 半導体装置の製造方法
JP2937338B2 (ja) 半導体装置
US5691224A (en) Method of making BiCMOS circuit
JP2903881B2 (ja) 半導体装置の製造方法
JPH05160351A (ja) 半導体装置及びその製法
JPH05235288A (ja) ＢｉＭＯＳ半導体装置の製造方法
JPH0221648A (ja) 半導体装置の製造方法
JP3363675B2 (ja) 半導体装置の製造方法
JPH0629472A (ja) 半導体装置およびその製造方法
JP3119700B2 (ja) 半導体集積回路の製造方法
JP3134778B2 (ja) 半導体装置の製造方法
JP2793207B2 (ja) 半導体装置の製造方法
JPH04368171A (ja) Ｂｉ−ＣＭＯＳ集積回路の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981013

LAPS Cancellation because of no payment of annual fees