JPH06161808A - エミュレーション回路 - Google Patents

Abstract

(57)【要約】 【目的】 エミュレーション回路のエミュレーションチ
ップ内におけるクロックの遅延量を適切に設定し、回路
の正常動作を確保することを可能にする。 【構成】 マイクロコンピュータ１０、クロック遅延回
路６０、エミュレーションチップ２０とを備えるエミュ
レーション回路において、エミュレーションチップ２０
には、遅延回路６０において遅延されたクロック２０
０′に基づいてこれと同一のタイミングで信号２０４を
発生させる手段と、この発生された信号２０４とマイク
ロコンピュータ１０から出力される信号２０５とを比較
する比較回路２４とを備え、この比較回路２４からの比
較出力２０６に基づいて遅延回路６０の遅延量を設定
し、マイクロコンピュータとエミュレーションチップの
同期を確保する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータの
開発支援装置に関し、特にマイクロコンピュータの実行
結果を得るために、マイクロコンピュータと同一のクロ
ックを使用して動作するエミュレーションチップを有す
るエミュレーション回路に関する。

【０００２】

【従来の技術】従来のエミュレーション回路の一例を図
３を用いて説明する。図３（ａ）は従来例のエミュレー
ション回路のブロック図である。本システムはマイクロ
コンピュータ１０のプログラムのデバッグに使用するも
のであり、デバッグは主にマイクロコンピュータ１０の
プログラムの実行をさせ、実行後にその結果が格納され
ているメモリの内容をダンプさせることによって行う。
マイクロコンピュータ１０には、タイミングジェネレー
タ１１と出力回路１２が示されている。エミュレーショ
ンチップ２０はマイクロコンピュータ１０とエミュレー
タ３０とのインターフェイスを行うチップであり、発振
回路２１、タイミングジェネレータ２２、データバスラ
ッチ回路２３を備えている。発振回路２１はマイクロコ
ンピュータ１０を動作させるためのクロックを発生し、
水晶片Ｘを有する水晶発振器として構成される。

【０００３】前記マイクロコンピュータ１０のプログラ
ムの実行、停止、その他の制御はすべてこのエミュレー
ションチップ２０を通じて行われる。そのため、エミュ
レーションチップ２０はマイクロコンピュータ１０と同
期して動作する。また、メモリ４０はマイクロコンピュ
ータ１０の実行結果を記憶させるためのメモリであり、
実際にはマイクロコンピュータ１０から出力されるデー
タバス１００の内容をエミュレーションチップ２０のラ
ッチ回路２３でラッチして書き込んでいる。更に、電圧
レベル変換回路５０はマイクロコンピュータ１０とエミ
ュレーションチップ２０との間の信号の電圧レベルを変
換する。

【０００４】次に、マイクロコンピュータ１０のプログ
ラムの実行結果をエミュレーションチップ２０が入力
し、メモリ４０に書き込む例を図３（ｂ）のタイミング
波形図を使用して説明する。前記したようにマイクロコ
ンピュータ１０とエミュレーションチップ２０は同期し
て動作する必要があるため、発振回路２１のクロック２
００は端子Ｔ１から出力され、マイクロコンピュータ１
０内に入力されるが、その前にクロック２００を電圧レ
ベル変換回路５０で電圧レベルの変換を行っている。こ
のため、マイクロコンピュータ１０に入力されるクロッ
ク２０１は電圧レベル変換回路５０を通ることと、エミ
ュレーションチップ２０からマイクロコンピュータ１０
までの配線容量等とによりクロック２００と比較して遅
延ｔ１１を生じる。マイクロコンピュータ１０ではこの
クロック２０１を使ってタイミングシェネレータ１１で
基本クロックとしてストローブ信号２０２を生成する。

【０００５】一方エミュレーションチップ２０内ではク
ロック２００を端子Ｔ２から一旦出力し、クロック遅延
回路６０により遅延量ｔ１２だけ遅延させてクロック２
００′とした上で端子Ｔ３から入力させている。そして
このクロック２００′を使ってエミュレーションチップ
２０内のタイミングジェネレータ２２により基本クロッ
クとしてストローブ信号２０３を生成する。また、エミ
ュレーションチップ２０ではマイクロコンピュータ１０
が出力回路１２から出力するデータバス１００の内容１
０１をストローブ信号２０３でラッチして、外部のメモ
リ４０に書き込む。

【０００６】しかし、エミュレーションチップ２０が入
力端子Ｔ４から入力するデータバス１００の内容１０１
は電圧レベル変換回路５０や配線容量等でデータバス１
００の信号に対して遅延ｔ１３を生じている。このた
め、マイクロコンピュータ１０でのストローブ信号２０
２と比較してエミュレーションチップ２０のストローブ
信号２０３は遅延ｔ１３だけ遅れていないと正しいデー
タをラッチできない可能性がある。このように、前述の
クロック遅延回路６０で与えなければならない遅延量ｔ
１２はｔ１１とｔ１３を加えた量でなければならない。
しかし、この遅延量ｔ１１，ｔ１３は発振周波数、変換
する電圧などによって変わるのであらかじめ決めておく
ことは難しい。更に、この回路では遅延量ｔ１２を定量
的に測定することができないため、遅延回路６０の遅延
量ｔ１２は適当に決めていた。

【０００７】

【発明が解決しようとする課題】上述のように従来例の
エミュレーション回路は、同期して動作しなければなら
ないエミュレーションチップ、マイクロコンピュータの
間においてクロックライン、信号線による遅延等による
同期のズレの調整をエミュレーションチップ内のクロッ
クを遅らせることによって行っていたが、この遅らせる
量を定量的に決めることができなかったために適当に決
めていた。このため、この遅延量が足りない場合や、大
きすぎる場合にエミュレーション回路が正常に動作しな
いことがあるという問題がある。本発明の目的は、エミ
ュレーションチップ内のクロックの遅延量を適切に設定
し、回路の正常動作を確保することを可能にしたエミュ
レーション回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、マイクロコン
ピュータ、クロック遅延回路、エミュレーションチップ
とを備えるエミュレーション回路において、エミュレー
ションチップには、遅延されたクロックに基づいてこれ
と同一のタイミングで信号を発生させる手段と、この発
生された信号とマイクロコンピュータから出力される信
号とを比較する比較回路とを備え、この比較回路からの
比較出力に基づいてクロック遅延回路の遅延量を設定す
るように構成する。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１実施例のエミュレーショ
ン回路のブロック図である。なお同図において、図３に
示した従来構成と同一部分には同一符号を付してある。
この実施例では、エミュレーションチップ２０のクロッ
ク出力端子Ｔ２から出力されるクロック信号を遅延回路
６０で遅延させた上で、この遅延されたクロック２０
０′をクロック入力端子Ｔ３から入力させ、更にこのク
ロック２００′をタイミングジェネレータ２２に入力さ
せてストローブ信号２０３と共に基本クロック２０４を
出力させている。また、前記遅延回路６０の遅延量を決
めるために、マイクロコンピュータ１０の基本クロック
の１つをクロック入力端子Ｔ５から入力させ、この入力
された基本クロック２０５と前記タイミングジェネレー
タ２２からの基本クロック２０４とを比較回路２４にお
いて比較し、出力端子Ｔ６に比較出力２０６として出力
している。ここでは比較回路２４としてＥＸＯＲを用い
ている。

【００１０】次に、前記マイクロコンピュータ１０のプ
ログラムの実行結果をエミュレーションチップ２０が入
力し、メモリ４０に書き込む例を図１（ｂ）のタイミン
グ波形図を使用して説明する。水晶発振器で構成される
発振回路２１のクロック２００は端子Ｔ１から出力さ
れ、マイクロコンピュータ１０内に入力されるが、入力
される前にクロック２００を電圧レベル変換回路５０で
電圧レベルの変換を行っている。このため、マイクロコ
ンピュータ１０に入力されるクロック２０１は電圧レベ
ル変換回路５０を通ることと、エミュレーションチップ
２０からマイクロコンピュータ１０までの配線容量等に
よりクロック２００と比較して遅延ｔ１を生じる。マイ
クロコンピュータ１０ではこのクロック２０１を使って
タイミングジェレータ１１で基本クロック２０５とスト
ローブ信号２０２を生成する。

【００１１】一方、エミュレーションチップ２０内では
クロック２００を端子Ｔ２から一旦出力し、クロック遅
延回路６０により遅延量ｔ２だけ遅延させて入力端子Ｔ
３から入力させている。そしてこのクロックを使ってタ
イミングジェネレータ２２により基本クロック２０４及
びストローブ信号２０３を生成する。そして、エミュレ
ーションチップ２０ではラッチ回路２３においてマイク
ロコンピュータ１０が出力するデータバス１００の内容
１０１をストローブ信号２０３でラッチして、外部のメ
モリ４０に書き込む。このとき、エミュレーションチッ
プ２０が得るデータバスの内容１０１は電圧レベル変換
回路５０、配線容量などで遅延ｔ３を生じている。この
ため、マイクロコンピュータ１０でのストローブ信号２
０２と比較してエミュレーションチップ２０のストロー
ブ信号２０３は遅延ｔ３だけ遅れていないと正しいデー
タをラッチできなくなり、前記遅延回路６０で与えなけ
ればならない遅延量ｔ２はｔ１とｔ３を加えた量でなけ
ればならなくなる。

【００１２】そこで、遅延回路６０の遅延量ｔ２を決め
るために、マイクロコンピュータ１０の基本クロック２
０５と遅延回路６０を通した基本クロックから得られる
基本クロック２０４とを比較回路２４で比較し、この比
較回路２４の出力２０６に基づいて遅延回路６０の遅延
量ｔ２を設定する。即ちここでは比較回路６０としてＥ
ＸＯＲを使っているため、比較回路６０からの出力信号
２０６がハイレベルの間が遅延に相当すると考えられ
る。このため、遅延量ｔ２を決める場合に信号２０６を
モニタしてハイレベルの期間がなくなるように調整すれ
ば、正しい遅延量ｔ２を遅延回路に設定することができ
る。これにより、遅延量の不足或いは大き過ぎによるエ
ミュレーションチップのデータの受け取りの不具合が防
止できる。

【００１３】図２（ａ）は本発明の第実施例のエミュレ
ーション回路のブロック図である。この実施例の基本的
な回路構成は第１の実施例と同じであるが、ここでは比
較回路２４において比較する信号として、マイクロコン
ピュータ１０から出力されるデータバスの内容１０１の
一部のデータバス信号１０２と、タイミングジェネレー
タ２２からのデータバス信号２０４を用いている。この
データバス信号２０４はデータバスの特定の１本の信号
線である。したがってこの実施例では遅延量の測定はマ
イクロコンピュータ１０からデータが出力されるとき、
即ちマイクロコンピュータ１０がある特定の命令を実行
している時に実行される。

【００１４】図２（ｂ）にマイクロコンピュータ１０が
この特定の命令を実行しているときのタイミング波形を
示す。この特定の命令の実行はエミュレータ３０からの
指示により行い、この時データバス信号２０４にはクロ
ック２０１に対し、決まったタイミング信号が出力され
るようになっている。データバス信号１０２はマイクロ
コンピュータ１０が特定の命令を実行したときにデータ
バス２０４から出力される信号と同じタイミング信号で
あり、比較回路２４でデータバス信号２０４と比較し端
子Ｔ６に比較信号２０７を出力する。

【００１５】この実施例においても比較回路２４として
ＥＸＯＲを使っているため、比較信号２０７がハイレベ
ルの分が遅延に相当すると考えられる。このため、遅延
量を決める場合にマイクロコンピュータ１０に特定の命
令を実行させて信号２０７をモニタすることによって、
ハイレベルの期間がなくなるように遅延回路６０を調整
する事ができるため、正しい遅延量を遅延回路６０に設
定することができる。

【００１６】

【発明の効果】以上に説明した通り本発明のエミュレー
ション回路は、クロック遅延回路で遅延されたクロック
に基づいて発生される信号と、マイクロコンピュータか
ら出力されてくる信号とを比較回路で比較し、この比較
結果に基づいてクロック遅延回ろの遅延量を設定するよ
うに構成しているので、クロックの遅延量を実際の動作
をモニタしながら定量的に行えるため、遅延量の不足、
大きすぎによるエミュレーションチップのデータの受取
りの不具合が発生しなくなるという効果がある。

【図面の簡単な説明】

【図１】本発明のエミュレーション回路の第１実施例の
ブロック図とそのタイミング波形図である。

【図２】本発明の第２実施例のブロック図とそのタイミ
ング波形図である。

【図３】従来のエミュレーション回路の一例のブロック
図とそのタイミング波形図である。

【符号の説明】

１０ マイクロコンピュータ １１ タイミングジェネレータ ２０ エミュレーションチップ ２１ 発振回路 ２２ タイミングジェネレータ ２３ ラッチ回路 ２４ 比較回路 ３０ エミュレータ ４０ メモリ ５０ 電圧レベル変換回路 ６０ 遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 発振器から入力されるクロックによりプ
   ログラムの実行をし、かつこのクロックに対し特定の状
   態で決まった信号を出力すると共に、前記プログラムの
   実行結果をデータバスに出力するマイクロコンピュータ
   と、前記発振器のクロックを遅延させる回路と、この遅
   延されたクロックを入力し、前記マイクロコンピュータ
   のプログラム実行結果をデータバスより得て前記遅延ク
   ロックに基づいて所定の処理を行うエミュレーションチ
   ップとを備えるエミュレーション回路において、前記エ
   ミュレーションチップには、前記遅延されたクロックに
   基づいてこれと同一のタイミングで信号を発生させる手
   段と、この発生された信号と前記マイクロコンピュータ
   から出力される信号とを比較する比較回路とを備え、こ
   の比較回路からの比較出力に基づいて前記クロック遅延
   回路の遅延量を設定するように構成したことを特徴とす
   るエミュレーション回路。