JPH06161904A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリチップのエラーが原因でデータを正し
く読み書き出来なくなった時、メモリアドレスを故障動
作時のメモリ領域に変更し、再度の書き込み動作によ
り、同一メモリの使用を続行可能とする。 【構成】 書込みパリティエラー検出回路１０２はメモ
リチップ１０３に書込むべきデータレジスタ１０１内の
データが正しい値がどうかをチェックする。書込みアド
レスレジスタ１０５はメモリチップ１０３の書込み位置
を指示する。読出しアドレスレジスタ１０６はメモリチ
ップ１０３の読出し位置を指示する。読出しパリティエ
ラー検出回路１０４は、メモリチップ１０３の読出しデ
ータのパリティエラーを検出する。メモリ故障フラグレ
ジスタ１０８はメモリチップ１０３がパリティエラーを
発生しているアドレス位置を保持する。メモリ故障アド
レス選択回路１０９はメモリチップ１０３がパリティエ
ラーをしているアドレスをメモリ故障時の動作アドレス
に変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ制御装置に関
し、特にメモリ故障発生時の処理に関する。

【０００２】

【従来の技術】一般に、メモリ制御装置では、メモリチ
ップのパリティエラーを検出した場合、次のような処理
が行われる。その１つは、同一アドレスに対して再度読
出し／書込み動作を行う。他の１つは、メモリ制御装置
を情報処理装置から切り離し、故障したメモリチップの
交換を行う。

【０００３】図２に後者の処理を行うメモリ制御装置を
示す。図示のメモリ制御装置は、メモリに書き込むべき
データを保持するデータレジスタ１０１と、データレジ
スタ１０１に保持された書込みデータのパリティエラー
を検出する書込みパリティエラー検出回路１０２と、読
出し／書込み可能なメモリ本体（メモリチップ）１０３
と、メモリチップ１０３から読み出されたデータのパリ
ティエラーを検出する読出しパリティエラー検出回路１
０４と、メモリチップ１０３へ書き込むべきデータの書
込みアドレスを保持する書込みアドレスレジスタ１０５
と、メモリチップ１０３から読み出すべきデータの読出
しアドレスを保持する読出しアドレスレジスタ１０６と
を有する。

【０００４】この例では、メモリチップ１０３は１０進
数で“０”〜“１５”で示されるアドレスのメモリ領域
を持つ。換言すれば、メモリチップ１０３のメモリ領域
を指定するアドレスは２進数で“００００”〜“１１１
１”で示される。

【０００５】以下、図２に示すメモリ制御装置の動作に
ついて説明する。まず、データレジスタ１０１内の書込
みデータにパリティエラーがあるか否かを書込みパリテ
ィエラー検出回路１０２でチェックする。次に、メモリ
チップ１０３からのデータの読み出し動作時に、読出し
データにパリティエラーがあるか否かを読出しパリティ
エラー検出回路１０４によりチェックする。

【０００６】ここで、書込みパリティエラー検出回路１
０２でパリティエラーが検出されず、しかも読出しパリ
ティエラー検出回路１０４でパリティエラーが検出され
た場合、メモリチップ１０３が故障したと判断し、この
故障したメモリチップ１０３を交換する。

【０００７】

【発明が解決しようとする課題】上述したように、メモ
リチップ内にパリティエラーが発生した場合、それに対
処する手段として、メモリチップ本体の交換を行ってい
た。しかし、メモリチップ本体を交換するためには、そ
の都度メモリ制御装置の電源を落とさなくてはならなか
った。この結果、システム運用上の稼働時間が減少して
しまうという欠点がある。

【０００８】そこで、本発明の目的は、上述した欠点を
解消し、メモリチップ内にエラーがあっても、それを回
避することができるメモリ制御装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明によるメモリ制御
装置は、読出し／書込み可能なメモリチップと、このメ
モリチップからの読出しデータのエラーを検出する読出
しエラー検出回路と、メモリチップに対する書込みデー
タのエラーを検出する書込みエラー検出回路とを具備す
るメモリ制御装置において、メモリチップは正常動作時
に使用される第１のメモリ領域と、故障動作時に使用さ
れる第２のメモリ領域とを持ち、読出しエラー検出回路
でエラーが検出されたときに、そのときの特定のビット
を除く読出しアドレスと読出しエラー検出回路から供給
されるエラー検出信号とを使用してメモリチップ内の故
障を検出したことを表示する故障表示手段と、再度メモ
リチップに書き込みを行う際に、前回故障を検出したア
ドレスを、故障表示手段の値と書込みアドレスとを使用
して第２のメモリ領域上のアドレスに変更するアドレス
変更手段とを有することを特徴とする。

【００１０】上記メモリ制御装置において、第１のメモ
リ領域と第２のメモリ領域とは同じ記憶容量をもち、互
いに特定のビットだけ値が異なるアドレスによってアク
セスされることが好ましい。

【００１１】上記メモリ制御装置において、特定のビッ
トは、例えば、最上位ビットである。

【００１２】上記メモリ制御装置において、読出しエラ
ー検出回路および書込みエラー検出回路の各々は、例え
ば、パリティエラー検出回路である。

【００１３】上記メモリ制御装置において、故障表示手
段は、読出しエラー検出信号に応答して特定のビットを
除く読出しアドレスをデコードするデコーダ回路と、こ
のデコーダ回路の出力を保持するメモリ故障フラグレジ
スタとを有することが望ましい。

【００１４】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１５】図１を参照すると、本発明の一実施例によ
るメモリ制御装置は、デコーダ回路１０７と、メモリ故
障フラグレジスタ１０８と、メモリ故障アドレス選択回
路１０９と、メモリ読出し／書込みモード選択レジスタ
１１０と、メモリ読出し／書込みアドレス選択回路１１
１とを有している点を除いて、図２に示したものと同様
の構成を有する。

【００１６】本実施例において、メモリチップ１０３
は、正常動作時に使用される第１のメモリ領域と、故障
動作時に使用される第２のメモリ領域とを持つ。第１の
メモリ領域は１０進数で“０”〜“７”を示すアドレス
で指定され、第２のメモリ領域は１０進数で“８”〜
“１５”を示すアドレスで指定される。換言すれば、メ
モリチップ１０３の第１のメモリ領域を指定するアドレ
スは２進数で“００００”〜“０１１１”で示され、第
２のメモリ領域を指定するアドレスは２進数で“１００
０”〜“１１１１”で示される。メモリチップ１０３
は、４ビットの読出しアドレス端子と４ビットの書込み
アドレス端子とを持つ。

【００１７】メモリ読出し／書込みモード選択レジスタ
１１０は、読出しモードと書込みモードのいずれか１つ
を選択して保持するレジスタである。メモリ読出し／書
込みアドレス選択回路１１１は、メモリ読出し／書込み
モード選択レジスタ１１０で選択されたモードに従っ
て、書込みアドレスレジスタ１０５に保持された書込み
アドレスか読出しアドレスレジスタ１０６に保持された
読出しアドレスかのいずれかを選択し、選択したアドレ
スを最上位ビットを除いて出力する。デコーダ回路１０
７は、読出しパリティエラー検出回路１０４から供給さ
れるパリティエラー検出信号に応答して、最上位ビット
を除いた選択したアドレスをデコードする。メモリ故障
フラグレジスタ１０８は、８個のフリップフロップから
成り、デコーダ回路１０７の内容を故障フラグとして保
持する。メモリ故障アドレス選択回路１０９は、メモリ
読出し／書込みアドレス選択回路１１１から出力される
最上位ビットを除いた選択したアドレスに従って、メモ
リ故障フラグレジスタ１０８に保持された故障フラグの
１つを選択する。このメモリ故障アドレス選択回路１０
９で選択された信号は、書込みアドレス又は読出しアド
レスの最上位ビットとしてメモリチップ１０３に供給さ
れる。

【００１８】次に、各構成要素の初期状態について説明
する。データレジスタ１０１の内容は１６進数で“０
０”である。書込みパリティエラー検出回路１０２の内
容は論理“１”である。書込みアドレスレジスタ１０５
の内容は“５”で、読出しアドレスレジスタ１０６の内
容は“５”である。メモリ読出し／書込みモード選択レ
ジスタ１１０は書込みモードにセットされており、メモ
リ読出し／書込みアドレス選択回路１１１は書込みアド
レスを選択している。デコーダ回路１０７はメモリ故障
フラグレジスタ１０８の５番目を指示し、メモリ故障ア
ドレス選択回路１０９は、メモリ故障フラグレジスタ１
０８の５番目の出力を選択している。メモリ故障アドレ
ス選択回路１０９の出力は、読出し／書込み可能なメモ
リチップ１０３の読出しアドレス端子と書込みアドレス
端子の最上位ビットに接続されている。

【００１９】なお、読出し／書込み可能なメモリチップ
１０３の５番地は故障しており、パリティエラーが生じ
るものとする。

【００２０】次に、このメモリ制御装置の動作について
説明する。まず、メモリ読出し／書込みモード選択レジ
スタ１１０を書込みモードに設定しておく。次に、デー
タレジスタ１０１内の書込みデータが正しい値かどうか
を書込みパリティエラー検出回路１０２でチェックす
る。ここで、パリティエラーが検出された場合、書込み
パリティエラー検出回路１０２は全てのフリップ・フロ
ップ（図示せず）に対してホールド信号を出力し、上位
装置（図示せず）に書込みデータのパリティエラー発生
を知らせる。一方、書込みパリティエラー検出回路１０
２でパリティエラーが検出されなかった場合、書込みア
ドレスレジスタ１０５の示すメモリチップ１０３の５番
地へクロックに同期してデータレジスタ１０１の内容が
書き込まれる。

【００２１】次に、メモリ読出し／書込みモード選択レ
ジスタ１１０を読出しモードにしておき、読出し／書込
み可能なメモリチップ１０３の読出し動作を５番地に対
して行う。この場合、メモリチップ１０３の５番地が故
障しているため、読出しパリティエラー検出回路１０４
がパリティエラーを検出し、全てのフリップ・フロップ
をホールドする。デコーダ回路１０７は、読出しパリテ
ィエラー検出回路１０４から供給されるパリティエラー
検出信号に応答して、メモリ読出し／書込みアドレス選
択回路１１１を介して供給される読出しアドレスレジス
タ１０６の内容に基づいてメモリ故障フラグレジスタ１
０５の５番目をセットする。

【００２２】再び、メモリチップ１０３の５番地にデー
タを書き込む場合、メモリ故障フラグレジスタ１０８の
出力がメモリ故障アドレス選択回路１０９を通って読出
し／書込み可能なメモリチップ１０３の書込みアドレス
の最上位ビットに入力することによって、書込みアドレ
スを５番地（２進数で“０１０１”）から１３番地（２
進数で“１１０１”）に変更し、この変更された番地に
データが格納される。

【００２３】以後、メモリのパリティエラーを起こした
５番地の読出しを行おうとすると、メモリ故障フラグレ
ジスタ１０８の５番目の内容が“１”なので、８番地＋
５番地＝１３番地の内容が読み出される。

【００２４】以上の説明においては、例として５番地の
代替動作を示したが、これに限られる事はなく、“０”
〜“最上位番地／２”まで同様の効果が得られるのは勿
論である。

【００２５】また、メモリチップの記憶容量も上記実施
例に限定されず適宜選択できる。また、上記実施例では
最上位ビットを変更しているが、他の特定のビットを変
更するようにしても良い。上記実施例では、メモリのエ
ラーの検出をパリティエラー検出回路で行っているが、
他のエラー検出回路を使用しても良いのは勿論である。

【００２６】

【発明の効果】以上の説明で明らかな如く、本発明のメ
モリ制御装置によれば、メモリチップ本体のエラーを検
出した場合、再度メモリチップ本体にデータの書き込み
を行い、エラーを検出したアドレスを故障動作時のメモ
リ領域に変更しているので、メモリチップ本体の交換回
数を従来の半分にできる。これにより、メモリ制御装置
として稼働時間を従来の場合の２倍にすることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリ制御装置の構成
を示すブロック図である。

【図２】従来のメモリ制御装置の構成を示すブロック図
である。

【符号の説明】

１０１ データレジスタ １０２ 書込みパリティエラー検出回路 １０３ 読出し／書込み可能なメモリ本体（メモリ
チップ） １０４ 読出しパリティエラー検出回路 １０５ 書込みアドレスレジスタ １０６ 読出しアドレスレジスタ １０７ デコーダ回路 １０８ メモリ故障フラグレジスタ １０９ メモリ故障アドレス選択回路 １１０ メモリ読出し／書込みモード選択レジスタ １１１ メモリ読出し／書込みアドレス選択回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 読出し／書込み可能なメモリチップと、
   該メモリチップからの読出しデータのエラーを検出する
   読出しエラー検出回路と、前記メモリチップに対する書
   込みデータのエラーを検出する書込みエラー検出回路と
   を具備するメモリ制御装置において、 前記メモリチップは正常動作時に使用される第１のメモ
   リ領域と、故障動作時に使用される第２のメモリ領域と
   を持ち、 前記読出しエラー検出回路でエラーが検出されたとき
   に、そのときの特定のビットを除く読出しアドレスと前
   記読出しエラー検出回路から供給されるエラー検出信号
   とを使用して前記メモリチップ内の故障を検出したこと
   を表示する故障表示手段と、 再度前記メモリチップに書き込みを行う際に、前回故障
   を検出したアドレスを、前記故障表示手段の値と書込み
   アドレスとを使用して前記第２のメモリ領域上のアドレ
   スに変更するアドレス変更手段とを有することを特徴と
   するメモリ制御装置。
2. 【請求項２】 前記第１のメモリ領域と前記第２のメモ
   リ領域とは同じ記憶容量をもち、互いに前記特定のビッ
   トだけ値が異なるアドレスによってアクセスされる請求
   項１記載のメモリ制御装置。
3. 【請求項３】 前記特定のビットが最上位ビットである
   請求項１又は２記載のメモリ制御装置。
4. 【請求項４】 前記読出しエラー検出回路および前記書
   込みエラー検出回路の各々がパリティエラー検出回路で
   ある請求項１記載のメモリ制御装置。
5. 【請求項５】 前記故障表示手段は、前記読出しエラー
   検出信号に応答して前記特定のビットを除く読出しアド
   レスをデコードするデコーダ回路と、該デコーダ回路の
   出力を保持するメモリ故障フラグレジスタとを有する請
   求項１記載のメモリ制御装置。