JPH061632B2 - ＦｉＦｏメモリ制御装置 - Google Patents
ＦｉＦｏメモリ制御装置Info
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- JPH061632B2 JPH061632B2 JP60150711A JP15071185A JPH061632B2 JP H061632 B2 JPH061632 B2 JP H061632B2 JP 60150711 A JP60150711 A JP 60150711A JP 15071185 A JP15071185 A JP 15071185A JP H061632 B2 JPH061632 B2 JP H061632B2
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- fifo memory
- memory
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- fifo
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- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は演算処理装置入力バッファ部のFiFoメモリ制御
装置に関するものである。
装置に関するものである。
従来の技術 従来の演算処理装置の入力バッファ部にはFiFoメモリを
用いたものが多く、その例として次の文献を挙げること
ができる。「製品発表が相次ぐ３２ビットマイクロプロ
セサ」，日経エレクトロニクス １９８４年４月３０日
号ＰＰ６１−６９。
用いたものが多く、その例として次の文献を挙げること
ができる。「製品発表が相次ぐ３２ビットマイクロプロ
セサ」，日経エレクトロニクス １９８４年４月３０日
号ＰＰ６１−６９。
第２図は従来の演算処理装置入力バッファ部のFiFoメモ
リ制御装置の構成図である。１は入力データをバッファ
リングするFiFoメモリ、２は演算処理部、３はFiFoメモ
リへのデータ入力を制御する入力制御回路、４はFiFoメ
モリ１への入力データの書込みアドレスを格納するFiFo
メモリ書込みポインタ、５は演算処理部２によるFiFoメ
モリ１内のデータの読出しアドレスを格納するFiFoメモ
リ読出しポインタ、６はFiFoメモリ１の空情報と満杯情
報を管理するFiFoメモリ管理部で、７のFiFoメモリ空フ
ラグと８のFiFoメモリ満杯フラグで構成される。９は演
算処理部２の演算処理動作で用いられるスタック領域を
構成するスタックメモリ、１０は演算処理部２がスタッ
クメモリ９をアクセスする場合のアドレスを格納するス
タックポインタである。
リ制御装置の構成図である。１は入力データをバッファ
リングするFiFoメモリ、２は演算処理部、３はFiFoメモ
リへのデータ入力を制御する入力制御回路、４はFiFoメ
モリ１への入力データの書込みアドレスを格納するFiFo
メモリ書込みポインタ、５は演算処理部２によるFiFoメ
モリ１内のデータの読出しアドレスを格納するFiFoメモ
リ読出しポインタ、６はFiFoメモリ１の空情報と満杯情
報を管理するFiFoメモリ管理部で、７のFiFoメモリ空フ
ラグと８のFiFoメモリ満杯フラグで構成される。９は演
算処理部２の演算処理動作で用いられるスタック領域を
構成するスタックメモリ、１０は演算処理部２がスタッ
クメモリ９をアクセスする場合のアドレスを格納するス
タックポインタである。
以上の構成において、入力制御回路３は演算処理部２の
実行動作とは無関係にFiFoメモリ１へのデータ入力を行
う。そのデータ入力動作を停止するのはFiFoメモリ満杯
フラグ８がオンの状態となってFiFoメモリが満杯である
場合だけである。一方、演算処理部２はFiFoメモリ空フ
ラグがオフの状態である限り入力端子からのデータ入力
とは無関係に演算実行を行う。FiFoメモリ書込みポイン
タ４は入力制御回路３によりFiFoメモリ１にデータ入力
される毎にインクリメントされ、FiFoメモリ読出しポイ
ンタ５は演算処理部２によりFiFoメモリ１からデータ出
力される毎にインクリメントされることによりFiFoメモ
リ１が先入先出機能をもつメモリとして構成される。Fi
Foメモリ管理部６はFiFoメモリ書込みポインタ４とFiFo
メモリ読出しポインタ５の一致状況を検出することによ
りFiFoメモリ１の空情報と満杯情報を管理する。
実行動作とは無関係にFiFoメモリ１へのデータ入力を行
う。そのデータ入力動作を停止するのはFiFoメモリ満杯
フラグ８がオンの状態となってFiFoメモリが満杯である
場合だけである。一方、演算処理部２はFiFoメモリ空フ
ラグがオフの状態である限り入力端子からのデータ入力
とは無関係に演算実行を行う。FiFoメモリ書込みポイン
タ４は入力制御回路３によりFiFoメモリ１にデータ入力
される毎にインクリメントされ、FiFoメモリ読出しポイ
ンタ５は演算処理部２によりFiFoメモリ１からデータ出
力される毎にインクリメントされることによりFiFoメモ
リ１が先入先出機能をもつメモリとして構成される。Fi
Foメモリ管理部６はFiFoメモリ書込みポインタ４とFiFo
メモリ読出しポインタ５の一致状況を検出することによ
りFiFoメモリ１の空情報と満杯情報を管理する。
発明が解決しようとする問題点 しかしながこのような構成では、FiFoメモリ１への入力
データの供給と演算処理部２による入力データの消費が
待ち動作なく行われるためにはFiFoメモリ１の語長をう
まく設定する必要がある。FiFoメモリ１の語長が小さす
ぎると演算処理部２による入力データの消費が高速で行
われるときには入力データがFiFoメモリ１からなくなり
演算処理部２の入力データ待ち動作を多発する。またFi
Foメモリ１の語長が大きすぎるとデータ入力のためのバ
ス転送が繁発し、データ出力や演算処理によるバス転送
が阻害されることが発生する。即ち、FiFoメモリ１の語
長設定の良否が装置全体の処理効率に大きく影響するに
もかかわらず、一度設定したFiFoメモリ１の語長を変更
することができないという問題点を有していた。
データの供給と演算処理部２による入力データの消費が
待ち動作なく行われるためにはFiFoメモリ１の語長をう
まく設定する必要がある。FiFoメモリ１の語長が小さす
ぎると演算処理部２による入力データの消費が高速で行
われるときには入力データがFiFoメモリ１からなくなり
演算処理部２の入力データ待ち動作を多発する。またFi
Foメモリ１の語長が大きすぎるとデータ入力のためのバ
ス転送が繁発し、データ出力や演算処理によるバス転送
が阻害されることが発生する。即ち、FiFoメモリ１の語
長設定の良否が装置全体の処理効率に大きく影響するに
もかかわらず、一度設定したFiFoメモリ１の語長を変更
することができないという問題点を有していた。
本発明は前記問題点に鑑み、装置全体の処理効率が最高
となるようにFiFoメモリの語長を動的に変更することが
できるFiFoメモリ制御装置を提供することを目的とす
る。
となるようにFiFoメモリの語長を動的に変更することが
できるFiFoメモリ制御装置を提供することを目的とす
る。
問題点を解決するための手段 本発明はメモリと、メモリのうち入力データに対するFi
Foメモリ領域とする最終アドレスを格納するFiFoメモリ
限界ポインタと、メモリへの入力データ書込みアドレス
を格納するFiFoメモリ書込みポインタと、メモリからの
データ読出しアドレスを格納するFiFoメモリ読出しポイ
ンタと、FiFoメモリ書込みポインタの値とFiFoメモリ限
界ポインタの値とを比較する第１の比較器と、FiFoメモ
リ読出しポインタの値とFiFoメモリ限界ポインタの値と
を比較する第２の比較器と、メモリのうち演算処理に用
いるスタックメモリ領域へのアクセスアドレスを格納す
るスタックポインタと、スタックポインタの値とＦｉＦ
ｏメモリ限界ポインタの値とを比較する第３の比較器
と、メモリのうちFiFoメモリ領域を管理するFiFoメモリ
管理部と、FiFoメモリ管理部出力とシステムロックとを
入力してFiFoメモリ限界ポインタの値を変更するFiFoメ
モリサイズ変更制御回路とを具備するFiFoメモリ制御装
置である。
Foメモリ領域とする最終アドレスを格納するFiFoメモリ
限界ポインタと、メモリへの入力データ書込みアドレス
を格納するFiFoメモリ書込みポインタと、メモリからの
データ読出しアドレスを格納するFiFoメモリ読出しポイ
ンタと、FiFoメモリ書込みポインタの値とFiFoメモリ限
界ポインタの値とを比較する第１の比較器と、FiFoメモ
リ読出しポインタの値とFiFoメモリ限界ポインタの値と
を比較する第２の比較器と、メモリのうち演算処理に用
いるスタックメモリ領域へのアクセスアドレスを格納す
るスタックポインタと、スタックポインタの値とＦｉＦ
ｏメモリ限界ポインタの値とを比較する第３の比較器
と、メモリのうちFiFoメモリ領域を管理するFiFoメモリ
管理部と、FiFoメモリ管理部出力とシステムロックとを
入力してFiFoメモリ限界ポインタの値を変更するFiFoメ
モリサイズ変更制御回路とを具備するFiFoメモリ制御装
置である。
作 用 本発明はこのような構成により、FiFoメモリ管理部の出
力するFiFoメモリの空情報と満杯情報をFiFoメモリサイ
ズ変更制御回路が計数する。そして、一定時間内に発生
するFiFoメモリの過不足状態によりFiFoメモリ限界ポイ
ンタを変更してFiFoメモリサイズを変更する。これによ
り、FiFoメモリ語長を動的に変更することができ対象と
する処理データに最適な処理系を構成することができ
る。また、不要となったFiFoメモリ領域をスタックメモ
リ領域として扱うことによりメモリの有効利用を図るこ
とができる。
力するFiFoメモリの空情報と満杯情報をFiFoメモリサイ
ズ変更制御回路が計数する。そして、一定時間内に発生
するFiFoメモリの過不足状態によりFiFoメモリ限界ポイ
ンタを変更してFiFoメモリサイズを変更する。これによ
り、FiFoメモリ語長を動的に変更することができ対象と
する処理データに最適な処理系を構成することができ
る。また、不要となったFiFoメモリ領域をスタックメモ
リ領域として扱うことによりメモリの有効利用を図るこ
とができる。
実施例 第１図は本発明の一実施例におけるFiFoメモリ制御装置
の構成図である。第１図において、２は演算処理部、３
は入力制御回路、４はＦｉＦｏメモリ書込みポインタ、
５はFiFoメモリ読出しポインタ、６はFiFoメモリ管理
部、７はFiFoメモリ空フラグ、８はFiFoメモリ満杯フラ
グ、１０はスタックポインタで、以上は第２図の構成と
同じものである。１１はメモリ、１２はメモリ１１のう
ち入力データに対するFiFoメモリ領域とする最終アドレ
スを格納するFiFoメモリ限界ポインタ、１３はFiFoメモ
リ書込みポインタ４とFiFoメモリ限界ポインタ１２の値
を比較しFiFoメモリ書込みポインタ４の値がFiFoメモリ
限界ポインタ１２の値以上になるとリセットする第１の
比較器、１４はFiFoメモリ読出しポインタ５の値とFiFo
メモリ限界ポインタ１２の値を比較しFiFoメモリ読出し
ポインタ５の値がFiFoメモリ限界ポインタ１２の値以上
になるとリセットする第２の比較器、１５はスタックポ
インタ１０の値とFiFoメモリ限界ポインタ１２の値を比
較しスタックポインタ１０の値がFiFoメモリ限界ポイン
タ１２の値と一致した時、演算処理部２にスタック領域
の満杯情報を出力する第３の比較器、１６はFiFoメモリ
の空フラグ７の出力と満杯フラグ８の出力とシステムロ
ックを入力し、一定時間に発生するFiFoメモリ領域の空
情報と満杯情報を計数し、FiFoメモリ限界ポインタ１２
を変更するFiFoメモリサイズ変更制御回路である。
の構成図である。第１図において、２は演算処理部、３
は入力制御回路、４はＦｉＦｏメモリ書込みポインタ、
５はFiFoメモリ読出しポインタ、６はFiFoメモリ管理
部、７はFiFoメモリ空フラグ、８はFiFoメモリ満杯フラ
グ、１０はスタックポインタで、以上は第２図の構成と
同じものである。１１はメモリ、１２はメモリ１１のう
ち入力データに対するFiFoメモリ領域とする最終アドレ
スを格納するFiFoメモリ限界ポインタ、１３はFiFoメモ
リ書込みポインタ４とFiFoメモリ限界ポインタ１２の値
を比較しFiFoメモリ書込みポインタ４の値がFiFoメモリ
限界ポインタ１２の値以上になるとリセットする第１の
比較器、１４はFiFoメモリ読出しポインタ５の値とFiFo
メモリ限界ポインタ１２の値を比較しFiFoメモリ読出し
ポインタ５の値がFiFoメモリ限界ポインタ１２の値以上
になるとリセットする第２の比較器、１５はスタックポ
インタ１０の値とFiFoメモリ限界ポインタ１２の値を比
較しスタックポインタ１０の値がFiFoメモリ限界ポイン
タ１２の値と一致した時、演算処理部２にスタック領域
の満杯情報を出力する第３の比較器、１６はFiFoメモリ
の空フラグ７の出力と満杯フラグ８の出力とシステムロ
ックを入力し、一定時間に発生するFiFoメモリ領域の空
情報と満杯情報を計数し、FiFoメモリ限界ポインタ１２
を変更するFiFoメモリサイズ変更制御回路である。
本実施例の動作を以下に説明する。入力制御回路３はFi
Foメモリ満杯フラグ８がオフである限り、メモリ１１の
FiFoメモリ領域に空領域があるとして入力データを読込
み、FiFoメモリ書込みポインタ４をインクリメントす
る。順次インクリメントされるFiFoメモリ書込みポイン
タ４の値は比較器１３でFiFoメモリ限界ポインタ１２と
比較され、FiFoメモリ限界ポインタ１２の値以上になる
とリセットされる。従って、ＦｉＦｏメモリ書込みポイ
ンタ４は０番地からFiFoメモリ限界ポインタ１２の値ま
でのアドレスを繰返す。また、演算処理部２はFiFoメモ
リ空フラグ７がオフである限り、メモリ１１のFiFoメモ
リ領域に有効な入力データがあるとしてデータを読出
し、FiFoメモリ読出しポインタ５をインクリメントす
る。順次インクリメントされるFiFoメモリ読出しポイン
タ５の値は比較器１４でFiFoメモリ限界ポインタ１２と
比較され、FiFoメモリ限界ポインタ１２の値以上になる
とリセットされる。従って、FiFoメモリ読出しポインタ
５はFiFoメモリ書込みポインタ４と同様に、０番地から
FiFoメモリ限界ポインタ１２の値までのアドレスを繰返
す。一方、メモリ１１のFiFoメモリ限界ポインタ１２の
値以降の領域はスタックメモリ領域としてスタックポイ
ンタ１０を用いて演算処理部２の演算実行時に使用され
る。スタックポインタ１０の値は比較器１５でFiFoメモ
リ限界ポインタ１２と比較され、FiFoメモリ限界ポイン
タ１２の値に一致すると演算処理部２にスタックメモリ
領域満杯情報を出力する。FiFoメモリ領域の空情報と満
杯情報は、FiFoメモリ管理部６で管理され、その出力を
用いてFiFoメモリサイズ変更制御回路１６で一定時間に
発生するFiFoメモリ領域の空情報と満杯情報を計数す
る。計数結果において、空情報発生回数が予め設定した
値より大きい場合にはFiFoメモリ限界ポインタ１２の値
を減少させ、満杯情報発生回数が予め設定した値より大
きい場合にはFiFoメモリ限界ポインタ１２の値を増大さ
せるようにFiFoメモリサイズ変更制御回路１６が制御す
る。但し、FiFoメモリサイズ変更制御回路１６にはスタ
ックポインタ１０の値も入力され、変更によりFiFoメモ
リ限界ポインタ１２の値がスタックポインタ１０の値よ
り大きくなる場合には、スタックポインタ１０の値が大
きくなり、変更しようとするFiFoメモリ限界ポインタ１
２の値以上になるのを待って変更する。これによりスタ
ックメモリ領域のデータが破壊されるのを防ぐことがで
きる。
Foメモリ満杯フラグ８がオフである限り、メモリ１１の
FiFoメモリ領域に空領域があるとして入力データを読込
み、FiFoメモリ書込みポインタ４をインクリメントす
る。順次インクリメントされるFiFoメモリ書込みポイン
タ４の値は比較器１３でFiFoメモリ限界ポインタ１２と
比較され、FiFoメモリ限界ポインタ１２の値以上になる
とリセットされる。従って、ＦｉＦｏメモリ書込みポイ
ンタ４は０番地からFiFoメモリ限界ポインタ１２の値ま
でのアドレスを繰返す。また、演算処理部２はFiFoメモ
リ空フラグ７がオフである限り、メモリ１１のFiFoメモ
リ領域に有効な入力データがあるとしてデータを読出
し、FiFoメモリ読出しポインタ５をインクリメントす
る。順次インクリメントされるFiFoメモリ読出しポイン
タ５の値は比較器１４でFiFoメモリ限界ポインタ１２と
比較され、FiFoメモリ限界ポインタ１２の値以上になる
とリセットされる。従って、FiFoメモリ読出しポインタ
５はFiFoメモリ書込みポインタ４と同様に、０番地から
FiFoメモリ限界ポインタ１２の値までのアドレスを繰返
す。一方、メモリ１１のFiFoメモリ限界ポインタ１２の
値以降の領域はスタックメモリ領域としてスタックポイ
ンタ１０を用いて演算処理部２の演算実行時に使用され
る。スタックポインタ１０の値は比較器１５でFiFoメモ
リ限界ポインタ１２と比較され、FiFoメモリ限界ポイン
タ１２の値に一致すると演算処理部２にスタックメモリ
領域満杯情報を出力する。FiFoメモリ領域の空情報と満
杯情報は、FiFoメモリ管理部６で管理され、その出力を
用いてFiFoメモリサイズ変更制御回路１６で一定時間に
発生するFiFoメモリ領域の空情報と満杯情報を計数す
る。計数結果において、空情報発生回数が予め設定した
値より大きい場合にはFiFoメモリ限界ポインタ１２の値
を減少させ、満杯情報発生回数が予め設定した値より大
きい場合にはFiFoメモリ限界ポインタ１２の値を増大さ
せるようにFiFoメモリサイズ変更制御回路１６が制御す
る。但し、FiFoメモリサイズ変更制御回路１６にはスタ
ックポインタ１０の値も入力され、変更によりFiFoメモ
リ限界ポインタ１２の値がスタックポインタ１０の値よ
り大きくなる場合には、スタックポインタ１０の値が大
きくなり、変更しようとするFiFoメモリ限界ポインタ１
２の値以上になるのを待って変更する。これによりスタ
ックメモリ領域のデータが破壊されるのを防ぐことがで
きる。
以上のように、本実施例によればFiFoメモリ管理部６の
FiFoメモリ領域の空情報発生回数と満杯情報発生回数を
FiFoメモリサイズ変更制御回路１６で計数し、一定時間
に対する発生回数を減少させるようにFiFoメモリ限界ポ
インタ１２の値を変更することにより、FiFoメモリ領域
のサイズを動的に変更することができる。
FiFoメモリ領域の空情報発生回数と満杯情報発生回数を
FiFoメモリサイズ変更制御回路１６で計数し、一定時間
に対する発生回数を減少させるようにFiFoメモリ限界ポ
インタ１２の値を変更することにより、FiFoメモリ領域
のサイズを動的に変更することができる。
発明の効果 以上説明したように、本発明によればＦｉＦｏメモリ領
域のサイズを動的に変更することができ、対象とする処
理データに最適なFiFoメモリサイズを設定することがで
きる。さらに、不要なFiFoメモリ領域をスタックメモリ
領域として使用でき、メモリの有効利用を図れる。特
に、FiFoメモリサイズの動的な変更ができる効果につい
ては、ＬＳｉ回路等、一度作成した回路の変更が不可能
あるいは非常に困難な場合に有効であり、システムのＬ
Ｓｉ化が進む今後、本発明の実用的効果は大きい。
域のサイズを動的に変更することができ、対象とする処
理データに最適なFiFoメモリサイズを設定することがで
きる。さらに、不要なFiFoメモリ領域をスタックメモリ
領域として使用でき、メモリの有効利用を図れる。特
に、FiFoメモリサイズの動的な変更ができる効果につい
ては、ＬＳｉ回路等、一度作成した回路の変更が不可能
あるいは非常に困難な場合に有効であり、システムのＬ
Ｓｉ化が進む今後、本発明の実用的効果は大きい。
第１図は本発明の一実施例におけるFiFoメモリ制御装置
の構成図、第２図は従来のFiFoメモリ制御装置の構成図
である。 ２……演算処理部、３……入力制御回路、４……FiFoメ
モリ書込みポインタ、５……ＦｉＦｏメモリ読出しポイ
ンタ、６……FiFoメモリ管理部、１０……スタックポイ
ンタ、１１……メモリ、１２……FiFoメモリ限界ポイン
タ、１３……第１の比較器、１４……第２の比較器、１
５……第３の比較器、１６……FiFoメモリサイズ変更制
御回路。
の構成図、第２図は従来のFiFoメモリ制御装置の構成図
である。 ２……演算処理部、３……入力制御回路、４……FiFoメ
モリ書込みポインタ、５……ＦｉＦｏメモリ読出しポイ
ンタ、６……FiFoメモリ管理部、１０……スタックポイ
ンタ、１１……メモリ、１２……FiFoメモリ限界ポイン
タ、１３……第１の比較器、１４……第２の比較器、１
５……第３の比較器、１６……FiFoメモリサイズ変更制
御回路。
Claims (1)
- 【請求項１】メモリと、前記メモリへの入力データを順
次読出し演算する演算処理部と、前記メモリへのデータ
入力を制御する入力制御回路と、前記メモリのうち入力
データに対するFiFo（先入先出）メモリとして扱う最終
アドレスを格納するFiFoメモリ限界ポインタと、FiFoメ
モリ領域へデータ入力される毎にインクリメントされ前
記メモリへのデータ書込みアドレスを格納するFiFoメモ
リ書込みポインタと、前記演算処理部がFiFoメモリ領域
の入力データを読出す毎にインクリメントされ前記メモ
リへのデータ読出しアドレスを格納するFiFoメモリ読出
しポインタと、前記FiFoメモリ書込みポインタの値と前
記FiFoメモリ限界ポインタの値を比較し、順次インクリ
メントされる前記FiFoメモリ書込みポインタの値が前記
FiFoメモリ限界ポインタの値以上の時、前記FiFoメモリ
書込みポインタをリセットする第１の比較器と、前記Fi
Foメモリ読出しポインタの値と前記FiFoメモリ限界ポイ
ンタの値を比較し、順次インクリメントされる前記FiFo
メモリ読出しポインタの値が前記FiFoメモリ限界ポイン
タの値以上の時、前記FiFoメモリ読出しポインタをリセ
ットする第２の比較器と、前記メモリのうち前記FiFoメ
モリ限界ポインタが示すアドレス以降をスタックメモリ
領域として扱い、前記演算処理部がスタックメモリ領域
を前記メモリ最終アドレスから順次デクリメントしてア
クセスするアドレスを格納するスタックポインタと、前
記スタックポインタの値と前記FiFoメモリ限界ポインタ
の値を比較し、前記スタックポインタの値が前記FiFoメ
モリ限界ポインタの値と一致した時、前記演算処理部に
スタックメモリ領域の満杯情報を出力する第３の比較器
と、前記FiFoメモリ書込みポインタの値と前記FiFoメモ
リ読出しポインタの値を入力して前記メモリのFiFoメモ
リ領域の空情報，満杯情報を管理するFiFoメモリ管理部
と、前記FiFoメモリ管理部の空情報、満杯情報とシステ
ムクロックを入力し一定時間に発生するFiFoメモリ領域
の空情報，満杯情報を計数し前記FiFoメモリ限界ポイン
タの値を変更するFiFoメモリサイズ変更制御回路とを具
備することを特徴とするFiFoメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150711A JPH061632B2 (ja) | 1985-07-09 | 1985-07-09 | ＦｉＦｏメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150711A JPH061632B2 (ja) | 1985-07-09 | 1985-07-09 | ＦｉＦｏメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212985A JPS6212985A (ja) | 1987-01-21 |
| JPH061632B2 true JPH061632B2 (ja) | 1994-01-05 |
Family
ID=15502734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150711A Expired - Lifetime JPH061632B2 (ja) | 1985-07-09 | 1985-07-09 | ＦｉＦｏメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061632B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547169A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | メモリ制御方式 |
| US6920584B2 (en) * | 2001-11-02 | 2005-07-19 | Sun Microsystems, Inc. | System design verification using selected states of a processor-based system to reveal deficiencies |
-
1985
- 1985-07-09 JP JP60150711A patent/JPH061632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212985A (ja) | 1987-01-21 |
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