JPH0616557B2 - 絶縁ゲート型電界効果半導体装置の製造方法 - Google Patents
絶縁ゲート型電界効果半導体装置の製造方法Info
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- JPH0616557B2 JPH0616557B2 JP61005260A JP526086A JPH0616557B2 JP H0616557 B2 JPH0616557 B2 JP H0616557B2 JP 61005260 A JP61005260 A JP 61005260A JP 526086 A JP526086 A JP 526086A JP H0616557 B2 JPH0616557 B2 JP H0616557B2
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- gate electrode
- drain
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- island
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は絶縁ゲート型電界効果半導体装置の製造方法に
関し、例えばＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor）の製造方法に関するもの
である。
関し、例えばＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor）の製造方法に関するもの
である。
ロ．従来技術 従来、ＭＯＳＦＥＴにおいて、ゲートとドレイン部分で
破壊が生じることはよく知られている。例えば、ドレイ
ン側に電圧を加えてゆくと、ドレインとゲートの部分で
アバランシェ破壊が生じ、これが高耐圧用トランジスタ
等にとって大きな弱点である。
破壊が生じることはよく知られている。例えば、ドレイ
ン側に電圧を加えてゆくと、ドレインとゲートの部分で
アバランシェ破壊が生じ、これが高耐圧用トランジスタ
等にとって大きな弱点である。
この対策として、第７図〜第９図に示す構造が知られて
いる。第７図はいわゆるＬＤＤ（Lightly Doped Drai
n）構造のＭＯＳＦＥＴであって、Ｎ+型ドレイン領域１
及びソース領域６に接してゲート電極２下に少し食い込
んだ低濃度Ｎ−型半導体領域３、７を形成することによ
って、ゲートによるドレイン近傍での電界集中を緩和し
ている。第８図はオフセット構造を示し、Ｎ−型半導体
領域３を形成すると共にゲート電極２をオフセットして
電界集中を少なくしている。第９図はＧＧＯ（Graded G
ate Oxide）構造を示し、フィールド酸化膜４下にＮ−
型半導体領域３を形成する一方、ゲート電極２を同酸化
膜４上に延設している。なお、図中の５はＰ型半導体基
板、６はＮ＋型ソース領域、８はゲート酸化膜、９はＳ
ｉＯ２膜、１０はソース電極、１１はドレイン電極であ
る。
いる。第７図はいわゆるＬＤＤ（Lightly Doped Drai
n）構造のＭＯＳＦＥＴであって、Ｎ+型ドレイン領域１
及びソース領域６に接してゲート電極２下に少し食い込
んだ低濃度Ｎ−型半導体領域３、７を形成することによ
って、ゲートによるドレイン近傍での電界集中を緩和し
ている。第８図はオフセット構造を示し、Ｎ−型半導体
領域３を形成すると共にゲート電極２をオフセットして
電界集中を少なくしている。第９図はＧＧＯ（Graded G
ate Oxide）構造を示し、フィールド酸化膜４下にＮ−
型半導体領域３を形成する一方、ゲート電極２を同酸化
膜４上に延設している。なお、図中の５はＰ型半導体基
板、６はＮ＋型ソース領域、８はゲート酸化膜、９はＳ
ｉＯ２膜、１０はソース電極、１１はドレイン電極であ
る。
ところで、これらの各構造のＭＯＳＦＥＴはいずれも、
次の如き欠点がある。
次の如き欠点がある。
(1)．低濃度、例えば1014／cm3オーダーの領域３が存在
するために、トランジスタの利得（ｇｍ）が低下する。
するために、トランジスタの利得（ｇｍ）が低下する。
(2)．長時間使用すると、低濃度領域３上に反転層が生
じ、このためにやはり利得低下が生じ易くなる。
じ、このためにやはり利得低下が生じ易くなる。
(3)．低濃度領域３はソース及びドレイン領域とは別の
イオン注入工程を経て形成する必要があるので、製造工
程が増えてしまう。
イオン注入工程を経て形成する必要があるので、製造工
程が増えてしまう。
ハ．発明の目的 本発明の目的は、電界集中の緩和によって効果的に破壊
を防止でき、かつ高利得、高信頼性で製造容易な絶縁ゲ
ート型電界効果半導体装置の製造方法を提供することに
ある。
を防止でき、かつ高利得、高信頼性で製造容易な絶縁ゲ
ート型電界効果半導体装置の製造方法を提供することに
ある。
ニ．発明の構成 すなわち、本発明は、第１導電型の半導体基板の表面に
絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成
する工程と、前記導電膜に対しフォトリソグラフィー及
びエッチング処理を施して孔を備えるゲート電極を形成
する工程と、前記ゲート電極をマスクとして第２導電型
の不純物を照射し、前記ゲート電極が存在しない領域下
の前記半導体基板表面に前記第２導電型の不純物を打ち
込んで、前記ゲート電極の外側に位置する所定の前記半
導体基板表面に第２導電型のソース及びドレイン領域を
それぞれ形成するとともに前記ゲート電極の孔と対向す
る前記半導体基板表面に第２導電型の島状領域を形成す
る工程とを有する絶縁ゲート型電界効果半導体装置の製
造方法に係るものである。
絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成
する工程と、前記導電膜に対しフォトリソグラフィー及
びエッチング処理を施して孔を備えるゲート電極を形成
する工程と、前記ゲート電極をマスクとして第２導電型
の不純物を照射し、前記ゲート電極が存在しない領域下
の前記半導体基板表面に前記第２導電型の不純物を打ち
込んで、前記ゲート電極の外側に位置する所定の前記半
導体基板表面に第２導電型のソース及びドレイン領域を
それぞれ形成するとともに前記ゲート電極の孔と対向す
る前記半導体基板表面に第２導電型の島状領域を形成す
る工程とを有する絶縁ゲート型電界効果半導体装置の製
造方法に係るものである。
ホ．実施例 以下に、本発明の実施例を第１図〜第６図について詳細
に説明する。但し、第７図〜第９図と共通する部分に
は、共通符号を付してその説明を省略する。
に説明する。但し、第７図〜第９図と共通する部分に
は、共通符号を付してその説明を省略する。
第１図及び第２図は、第１の実施例によるＭＯＳＦＥＴ
を示すものである。
を示すものである。
このトランジスタによれば、ソース領域６とドレイン領
域１との間のチャネル領域１２に、両領域６及び１と同
一導電型であってそれら各領域から分離された島状（こ
こでは小円形の浮き島状で電気的にはフローティング状
態）の高濃度Ｎ＋型半導体領域１３が多数個形成されて
いる。これらの島状領域１３は夫々、ソース領域６及び
ドレイン領域１とほぼ同じ不純物濃度（例えば1016〜10
18／cm3）を有しており、後述するイオン注入によって
セルフアラインに拡散形成されたものである。これに対
応して、ポリシリコンゲート電極２２は多数の小孔１４
が上記島状領域１３と一対一に形成されている。また、
ドレイン領域１にコンタクトされた電極１１は、上記各
島状領域１３を全面的に覆う如くにチャネル領域１２上
にまで延設されている。
域１との間のチャネル領域１２に、両領域６及び１と同
一導電型であってそれら各領域から分離された島状（こ
こでは小円形の浮き島状で電気的にはフローティング状
態）の高濃度Ｎ＋型半導体領域１３が多数個形成されて
いる。これらの島状領域１３は夫々、ソース領域６及び
ドレイン領域１とほぼ同じ不純物濃度（例えば1016〜10
18／cm3）を有しており、後述するイオン注入によって
セルフアラインに拡散形成されたものである。これに対
応して、ポリシリコンゲート電極２２は多数の小孔１４
が上記島状領域１３と一対一に形成されている。また、
ドレイン領域１にコンタクトされた電極１１は、上記各
島状領域１３を全面的に覆う如くにチャネル領域１２上
にまで延設されている。
上記のように、島状（フローティング状態の浮き島状）
領域１３を形成すれば、動作時に、ゲート及びドレイン
の部分で破壊（アバランシェ破壊）が発生する電圧より
低い電圧値でドレイン領域１と島状領域１３との間に第
２図に破線１５で示すように空乏層が生じ、パンチスル
ー現象が起る。このパンチスルーが生じるように予めド
レイン領域１と島状領域１３との距離を設定している。
この結果、上記空乏層１５によってゲート２２による電
界の集中が効果的に緩和され、ドレイ破壊電圧が平滑
（plane）な電圧値まで高められる。例えば、従来の構
造ではドレイン破壊が18〜20Ｖで生じていたが、本実施
例の構造によってドレイン破壊電圧を80〜100Ｖに高め
ることが可能である。
領域１３を形成すれば、動作時に、ゲート及びドレイン
の部分で破壊（アバランシェ破壊）が発生する電圧より
低い電圧値でドレイン領域１と島状領域１３との間に第
２図に破線１５で示すように空乏層が生じ、パンチスル
ー現象が起る。このパンチスルーが生じるように予めド
レイン領域１と島状領域１３との距離を設定している。
この結果、上記空乏層１５によってゲート２２による電
界の集中が効果的に緩和され、ドレイ破壊電圧が平滑
（plane）な電圧値まで高められる。例えば、従来の構
造ではドレイン破壊が18〜20Ｖで生じていたが、本実施
例の構造によってドレイン破壊電圧を80〜100Ｖに高め
ることが可能である。
しかも、上記島状領域１３は高不純物濃度を有している
ので、トランジスタとしての動作時に従来の如き利得低
下や反転層の発生が生じ難く、信頼性の良いデバイスを
提供できる。このＭＯＳＦＥＴが導通（オン）状態のと
き、島状領域１３は低抵抗として働くので、同じチャネ
ル長を有するＭＯＳＦＥＴと比較して実効チャネル長は
短くなり、このため大きな利得が得られる。
ので、トランジスタとしての動作時に従来の如き利得低
下や反転層の発生が生じ難く、信頼性の良いデバイスを
提供できる。このＭＯＳＦＥＴが導通（オン）状態のと
き、島状領域１３は低抵抗として働くので、同じチャネ
ル長を有するＭＯＳＦＥＴと比較して実効チャネル長は
短くなり、このため大きな利得が得られる。
また、ドレイン破壊は、基板５の不純物濃度とドレイン
領域１の拡散深さとによってコントロールでき、一般に
その拡散深さを大きくすること及び基板濃度を低くする
ことによって耐圧を高め、ドレイン破壊を生じ難くする
ことができる。
領域１の拡散深さとによってコントロールでき、一般に
その拡散深さを大きくすること及び基板濃度を低くする
ことによって耐圧を高め、ドレイン破壊を生じ難くする
ことができる。
また、本実施例では、ドレイン電極１１をチャネル領域
１２上に延設せしめ、同領域上を覆っているので、この
延設部分１１ａによって更にゲート電極による電界集中
を緩和し、耐圧を向上させることができる。
１２上に延設せしめ、同領域上を覆っているので、この
延設部分１１ａによって更にゲート電極による電界集中
を緩和し、耐圧を向上させることができる。
本実施例によるＭＯＳＦＥＴは、破壊の生じ難い構造で
あってドレイン側に加わる電圧によるゲート破壊（又は
ゲートによるドレイン近傍での電界集中）を少なくでき
るので、こうしたゲート破壊或いはホットエレクトロン
の発生を嫌う例えば高耐圧、高電圧用トランジスタ、シ
ョートチャネルトランジスタや、ダイナミックＲＡＭ
（random access memory）及びスタティックＲＡＭの周
辺回路用のトランジスタ等として好適である。
あってドレイン側に加わる電圧によるゲート破壊（又は
ゲートによるドレイン近傍での電界集中）を少なくでき
るので、こうしたゲート破壊或いはホットエレクトロン
の発生を嫌う例えば高耐圧、高電圧用トランジスタ、シ
ョートチャネルトランジスタや、ダイナミックＲＡＭ
（random access memory）及びスタティックＲＡＭの周
辺回路用のトランジスタ等として好適である。
次に、本実施例によるＭＯＳＦＥＴの製造方法の主たる
過程を第３図で説明する。
過程を第３図で説明する。
まず第３Ａ図のように、Ｐ型シリコン基板５の一主面
に、公知の熱酸化技術及び化学的気相成長（ＣＶＤ）技
術によってＳｉＯ２膜８、不純物ドープド低抵抗ポリシ
リコン膜２２を形成する。
に、公知の熱酸化技術及び化学的気相成長（ＣＶＤ）技
術によってＳｉＯ２膜８、不純物ドープド低抵抗ポリシ
リコン膜２２を形成する。
次いで第３Ｂ図のように、フォトリソグラフィー及びエ
ッチングによってポリシリコン膜２２をゲート電極形状
に加工すると同時に、上記した多数の小孔１４も形成す
る。
ッチングによってポリシリコン膜２２をゲート電極形状
に加工すると同時に、上記した多数の小孔１４も形成す
る。
次いで第３Ｃ図のように、イオン注入によってＮ型不純
物、例えば砒素イオン１６を照射し、ポリシリコン膜２
２の存在しない領域下の基板表面に打ち込み、Ｎ＋型の
ソース領域６、ドレイン領域１、島状領域１３を夫々セ
ルフアラインに形成する。
物、例えば砒素イオン１６を照射し、ポリシリコン膜２
２の存在しない領域下の基板表面に打ち込み、Ｎ＋型の
ソース領域６、ドレイン領域１、島状領域１３を夫々セ
ルフアラインに形成する。
従って、このＭＯＳＦＥＴは、従来のプロセスを変更す
ることなく製造できるので、極めて都合がよい。なお、
第３Ｃ図の工程で、打ち込みイオンのドーズ量又は濃度
を変えれば、上述した空乏層１５（第２図参照）の伸び
方を変化させ、耐圧をコントロールできる。このために
は、ソース及びドレイン領域とは別に、島状領域１３を
形成するためのイオン注入を行ってもよい。
ることなく製造できるので、極めて都合がよい。なお、
第３Ｃ図の工程で、打ち込みイオンのドーズ量又は濃度
を変えれば、上述した空乏層１５（第２図参照）の伸び
方を変化させ、耐圧をコントロールできる。このために
は、ソース及びドレイン領域とは別に、島状領域１３を
形成するためのイオン注入を行ってもよい。
第４図及び第５図は、本発明の他の実施例を示すもので
ある。
ある。
これらの例では、島状領域１３の個数及び形状（パター
ン）を変え、第４図ではソース及びドレイン領域側にの
み夫々１列形成し、また第５図では島状領域１３を夫々
連続層として形成している。このように構成しても、上
述した実施例と同様の作用効果が得られる。
ン）を変え、第４図ではソース及びドレイン領域側にの
み夫々１列形成し、また第５図では島状領域１３を夫々
連続層として形成している。このように構成しても、上
述した実施例と同様の作用効果が得られる。
第６図は、更に他の実施例を示すものである。
この例によれば、島状領域１３は上述の例（第２図）と
同様の個数及びパターンに形成されているが、ゲート電
極２２は上述した小孔１４がなく、連続層として形成さ
れている。従って、ゲート電極２２を上述の例のように
加工する必要はないが、製造プロセスを部分的に変更す
ることを要する。例えば、島状領域１３をまず拡散形成
（このときソース及びドレイン領域も同時に拡散形成し
てよい。）した後、ポリシリコンゲート２２をゲート電
極形状に加工する。
同様の個数及びパターンに形成されているが、ゲート電
極２２は上述した小孔１４がなく、連続層として形成さ
れている。従って、ゲート電極２２を上述の例のように
加工する必要はないが、製造プロセスを部分的に変更す
ることを要する。例えば、島状領域１３をまず拡散形成
（このときソース及びドレイン領域も同時に拡散形成し
てよい。）した後、ポリシリコンゲート２２をゲート電
極形状に加工する。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基づいて種々変更が可能である。
術的思想に基づいて種々変更が可能である。
例えば、上述の島状領域１３の形状、パターン、配列は
様々に変更してよい。また、電気的にフローティング状
態にする以外に、第５図に破線１７で示す如くに延長
し、両島状領域を一体にして共通に一定の電圧を印加し
てもよい。例えば、基板に対して逆バイアスの電圧を印
加すれば、上述した空乏層１５の伸びを更にコントロー
ルでき一層の高耐圧下を期待できる。第４図及び第５図
の如き例においては、島状領域１３はドレイン側にのみ
形成してもよい（ソース側には必ずしも形成しなくてよ
い）。なお、上述の各領域の導電型を変換することがで
きる。
様々に変更してよい。また、電気的にフローティング状
態にする以外に、第５図に破線１７で示す如くに延長
し、両島状領域を一体にして共通に一定の電圧を印加し
てもよい。例えば、基板に対して逆バイアスの電圧を印
加すれば、上述した空乏層１５の伸びを更にコントロー
ルでき一層の高耐圧下を期待できる。第４図及び第５図
の如き例においては、島状領域１３はドレイン側にのみ
形成してもよい（ソース側には必ずしも形成しなくてよ
い）。なお、上述の各領域の導電型を変換することがで
きる。
ヘ．発明の作用効果 本発明の絶縁ゲート型電界効果半導体装置の製造方法に
おいては、上述の如く、ソース領域、、ドレイン領域及
び島状領域をそれぞれセルフアラインに形成できるの
で、島状領域を形成しない従来のこの種半導体装置製造
方法のプロセスを変更することなく本発明の絶縁ゲート
型電界効果半導体装置を製造することができる。
おいては、上述の如く、ソース領域、、ドレイン領域及
び島状領域をそれぞれセルフアラインに形成できるの
で、島状領域を形成しない従来のこの種半導体装置製造
方法のプロセスを変更することなく本発明の絶縁ゲート
型電界効果半導体装置を製造することができる。
第１図〜第６図は本発明の実施例を示すものであって、 第１図はＭＯＳＦＥＴの要部平面図、 第２図は第１図II−II線に対応する断面図、 第３Ａ図、第３Ｂ図及び、第３Ｃ図はＭＯＳＦＥＴの製
造方法の主たる過程を順に示す各断面図、 第４図、第５図は他の例によるＭＯＳＦＥＴの要部平面
図、 第６図は更に他の例によるＭＯＦＥＴの断面図 である。 第７図、第８図及び第９図は従来のＭＯＳＦＥＴの各断
面図である。 なお、図面に示す符号において、 １……ドレイン領域 ６……ソース領域 １０、１１……電極 １１ａ……電極延設部 １２……チャネル領域 １３……島状領域 １４……小孔 １５……空乏層 １６……不純物イオン ２２……ゲート電極 である。
造方法の主たる過程を順に示す各断面図、 第４図、第５図は他の例によるＭＯＳＦＥＴの要部平面
図、 第６図は更に他の例によるＭＯＦＥＴの断面図 である。 第７図、第８図及び第９図は従来のＭＯＳＦＥＴの各断
面図である。 なお、図面に示す符号において、 １……ドレイン領域 ６……ソース領域 １０、１１……電極 １１ａ……電極延設部 １２……チャネル領域 １３……島状領域 １４……小孔 １５……空乏層 １６……不純物イオン ２２……ゲート電極 である。
Claims (1)
- 【請求項１】第１導電型の半導体基板の表面に絶縁膜を
形成する工程と、 前記絶縁膜上に導電膜を形成する工程と、 前記導電膜に対してフォトリソグラフィー及びエッチン
グ処理を施して孔を備えるゲート電極を形成する工程
と、 前記ゲート電極をマスクとして第２導電型の不純物を照
射し、前記ゲート電極が存在しない領域下の前記半導体
基板表面に前記第２導電型の不純物を打ち込んで、前記
ゲート電極の外側に位置する所定の前記半導体基板表面
に第２導電型のソース及びドレイン領域をそれぞれ形成
するとともに前記ゲート電極の孔と対向する前記半導体
基板表面に第２導電型の島状領域を形成する工程と、 を有する絶縁ゲート型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005260A JPH0616557B2 (ja) | 1986-01-14 | 1986-01-14 | 絶縁ゲート型電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005260A JPH0616557B2 (ja) | 1986-01-14 | 1986-01-14 | 絶縁ゲート型電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163373A JPS62163373A (ja) | 1987-07-20 |
| JPH0616557B2 true JPH0616557B2 (ja) | 1994-03-02 |
Family
ID=11606258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005260A Expired - Lifetime JPH0616557B2 (ja) | 1986-01-14 | 1986-01-14 | 絶縁ゲート型電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616557B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6672554B2 (en) * | 2001-09-19 | 2004-01-06 | Nifco Inc. | Article storage device and shutter used therein |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115679A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS5050878A (ja) * | 1973-09-05 | 1975-05-07 |
-
1986
- 1986-01-14 JP JP61005260A patent/JPH0616557B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62163373A (ja) | 1987-07-20 |
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