JPH0851207A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH0851207A JPH0851207A JP6203000A JP20300094A JPH0851207A JP H0851207 A JPH0851207 A JP H0851207A JP 6203000 A JP6203000 A JP 6203000A JP 20300094 A JP20300094 A JP 20300094A JP H0851207 A JPH0851207 A JP H0851207A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- region
- impurity
- concentration impurity
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6721—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having lightly-doped extensions consisting of multiple lightly doped zones or having non-homogeneous dopant distributions, e.g. graded LDD
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造の薄膜トランジスタにおいて、工
程数を少なくし、低濃度不純物領域の抵抗を小さくし、
電界をより一層緩和する。 【構成】 ゲート電極１４の両側における半導体薄膜１
２の浅い部分に低濃度の不純物を注入し、深い部分に高
濃度の不純物を注入する。この注入は連続して行い、こ
れにより工程数が少なくなる。そして、裏面左右斜めか
らのレーザアニールを行うと、半導体薄膜１２の両外側
の部分に高濃度不純物領域１７が形成され、内側の部分
に低濃度不純物領域１８が形成され、その間に低濃度不
純物領域１８側から高濃度不純物領域１７側にかけて不
純物濃度が徐々に増加する不純物濃度変化領域１９が形
成され、さらに低濃度不純物領域１８の内側の部分がゲ
ート電極１４とオーバラップすることになる。
程数を少なくし、低濃度不純物領域の抵抗を小さくし、
電界をより一層緩和する。 【構成】 ゲート電極１４の両側における半導体薄膜１
２の浅い部分に低濃度の不純物を注入し、深い部分に高
濃度の不純物を注入する。この注入は連続して行い、こ
れにより工程数が少なくなる。そして、裏面左右斜めか
らのレーザアニールを行うと、半導体薄膜１２の両外側
の部分に高濃度不純物領域１７が形成され、内側の部分
に低濃度不純物領域１８が形成され、その間に低濃度不
純物領域１８側から高濃度不純物領域１７側にかけて不
純物濃度が徐々に増加する不純物濃度変化領域１９が形
成され、さらに低濃度不純物領域１８の内側の部分がゲ
ート電極１４とオーバラップすることになる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】ＬＤＤ(Lightly Doped Drain）構造と呼
ばれる薄膜トランジスタは、半導体薄膜の中央部をチャ
ネル領域とされ、その両外側を低濃度不純物領域（低濃
度ソース・ドレイン領域）とされ、さらにその両外側を
高濃度不純物領域（高濃度ソース・ドレイン領域）とさ
れた構造であって、例えば図６および図７にそれぞれ示
すような工程を経て製造されている。すなわち、まず図
６に示すように、ガラス等からなる透明基板１の上面の
所定の個所にアモルファスシリコンやポリシリコン等か
らなる半導体薄膜２を形成し、その上面全体に酸化シリ
コンからなるゲート絶縁膜３を形成し、半導体薄膜２の
中央部（チャネル領域２ａを形成すべき領域）の上面に
フォトレジストからなる低濃度不純物注入マスク４を形
成し、この状態で半導体薄膜２に低濃度のリンイオンや
ボロンイオン等の不純物を注入する。この後、低濃度不
純物注入マスク４をエッチングして除去する。
ばれる薄膜トランジスタは、半導体薄膜の中央部をチャ
ネル領域とされ、その両外側を低濃度不純物領域（低濃
度ソース・ドレイン領域）とされ、さらにその両外側を
高濃度不純物領域（高濃度ソース・ドレイン領域）とさ
れた構造であって、例えば図６および図７にそれぞれ示
すような工程を経て製造されている。すなわち、まず図
６に示すように、ガラス等からなる透明基板１の上面の
所定の個所にアモルファスシリコンやポリシリコン等か
らなる半導体薄膜２を形成し、その上面全体に酸化シリ
コンからなるゲート絶縁膜３を形成し、半導体薄膜２の
中央部（チャネル領域２ａを形成すべき領域）の上面に
フォトレジストからなる低濃度不純物注入マスク４を形
成し、この状態で半導体薄膜２に低濃度のリンイオンや
ボロンイオン等の不純物を注入する。この後、低濃度不
純物注入マスク４をエッチングして除去する。
【０００３】次に、図７に示すように、半導体薄膜２の
中央部およびその両外側の低濃度不純物領域２ｂを形成
すべき領域の上面にフォトレジストからなる高濃度不純
物注入マスク５を形成し、この状態で半導体薄膜２の高
濃度不純物領域２ｃを形成すべき領域に高濃度のリンイ
オンやボロンイオン等の不純物を注入する。この後、高
濃度不純物注入マスク膜５をエッチングして除去する。
かくして、中央部をチャネル領域２ａとされ、その両外
側を低濃度不純物領域２ｂとされ、さらにその両外側を
高濃度不純物領域２ｃとされた半導体薄膜２を得てい
る。そして、低濃度不純物領域２ｂの存在により不純物
濃度勾配が緩やかとなり、これにより電界を緩和し、耐
圧の向上を図るようにしている。
中央部およびその両外側の低濃度不純物領域２ｂを形成
すべき領域の上面にフォトレジストからなる高濃度不純
物注入マスク５を形成し、この状態で半導体薄膜２の高
濃度不純物領域２ｃを形成すべき領域に高濃度のリンイ
オンやボロンイオン等の不純物を注入する。この後、高
濃度不純物注入マスク膜５をエッチングして除去する。
かくして、中央部をチャネル領域２ａとされ、その両外
側を低濃度不純物領域２ｂとされ、さらにその両外側を
高濃度不純物領域２ｃとされた半導体薄膜２を得てい
る。そして、低濃度不純物領域２ｂの存在により不純物
濃度勾配が緩やかとなり、これにより電界を緩和し、耐
圧の向上を図るようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、低濃度不
純物注入マスク４を用いた低濃度不純物注入工程と高濃
度不純物注入マスク膜５を用いた高濃度不純物注入工程
とが全く別々であるので、その分だけ工程数が多いとい
う問題があった。また、低濃度不純物領域２ｂの抵抗が
一定で比較的大きく、このためドレイン電流が低下する
という問題があった。この問題は、チャネル長が短く、
チャネルコンダクタンスが大きくなるほど顕著である。
さらに、低濃度不純物領域２ｂの存在により不純物濃度
勾配を緩やかとしているが、低濃度不純物領域２ｂと高
濃度不純物領域２ｃとが横方向にただ単に並んで形成さ
れているので、この間の不純物濃度勾配が急俊となり、
このため電界を十分に緩和することができず、ひいては
耐圧の向上を十分に図ることができないという問題があ
った。この発明の目的は、工程数を少なくすることがで
き、また低濃度不純物領域の抵抗を小さくすることがで
き、さらに電界をより一層緩和することのできる薄膜ト
ランジスタの製造方法を提供することにある。
このような薄膜トランジスタの製造方法では、低濃度不
純物注入マスク４を用いた低濃度不純物注入工程と高濃
度不純物注入マスク膜５を用いた高濃度不純物注入工程
とが全く別々であるので、その分だけ工程数が多いとい
う問題があった。また、低濃度不純物領域２ｂの抵抗が
一定で比較的大きく、このためドレイン電流が低下する
という問題があった。この問題は、チャネル長が短く、
チャネルコンダクタンスが大きくなるほど顕著である。
さらに、低濃度不純物領域２ｂの存在により不純物濃度
勾配を緩やかとしているが、低濃度不純物領域２ｂと高
濃度不純物領域２ｃとが横方向にただ単に並んで形成さ
れているので、この間の不純物濃度勾配が急俊となり、
このため電界を十分に緩和することができず、ひいては
耐圧の向上を十分に図ることができないという問題があ
った。この発明の目的は、工程数を少なくすることがで
き、また低濃度不純物領域の抵抗を小さくすることがで
き、さらに電界をより一層緩和することのできる薄膜ト
ランジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る薄膜トランジスタは、低濃度不純物領域と高濃度不純
物領域との間に前記低濃度不純物領域側から前記高濃度
不純物領域側にかけて不純物濃度が徐々に増加する不純
物濃度変化領域を形成し、且つ前記低濃度不純物領域の
チャネル領域側がゲート電極とオーバラップするように
したものである。請求項２記載の発明に係る薄膜トラン
ジスタの製造方法は、半導体薄膜のゲート電極と対向す
る領域の両側の浅い部分にゲート電極をマスクとして不
純物を低濃度に注入するとともに、深い部分に不純物を
高濃度に注入し、裏面左右斜めからのレーザアニールを
行うことにより、前記不純物注入領域の外側の部分に高
濃度不純物領域を形成し、内側の部分に低濃度不純物領
域を形成し、その間に前記低濃度不純物領域側から前記
高濃度不純物領域側にかけて不純物濃度が徐々に増加す
る不純物濃度変化領域を形成し、さらに前記低濃度不純
物領域の内側の部分が前記ゲート電極とオーバラップす
るようにしたものである。請求項３記載の発明に係る薄
膜トランジスタの製造方法は、表面左右斜めからイオン
注入を行うことにより半導体薄膜のゲート電極と対向す
る領域の両外側およびその各内側の浅い部分に不純物を
低濃度に注入するようにしたものである。
る薄膜トランジスタは、低濃度不純物領域と高濃度不純
物領域との間に前記低濃度不純物領域側から前記高濃度
不純物領域側にかけて不純物濃度が徐々に増加する不純
物濃度変化領域を形成し、且つ前記低濃度不純物領域の
チャネル領域側がゲート電極とオーバラップするように
したものである。請求項２記載の発明に係る薄膜トラン
ジスタの製造方法は、半導体薄膜のゲート電極と対向す
る領域の両側の浅い部分にゲート電極をマスクとして不
純物を低濃度に注入するとともに、深い部分に不純物を
高濃度に注入し、裏面左右斜めからのレーザアニールを
行うことにより、前記不純物注入領域の外側の部分に高
濃度不純物領域を形成し、内側の部分に低濃度不純物領
域を形成し、その間に前記低濃度不純物領域側から前記
高濃度不純物領域側にかけて不純物濃度が徐々に増加す
る不純物濃度変化領域を形成し、さらに前記低濃度不純
物領域の内側の部分が前記ゲート電極とオーバラップす
るようにしたものである。請求項３記載の発明に係る薄
膜トランジスタの製造方法は、表面左右斜めからイオン
注入を行うことにより半導体薄膜のゲート電極と対向す
る領域の両外側およびその各内側の浅い部分に不純物を
低濃度に注入するようにしたものである。
【０００６】
【作用】この発明によれば、高濃度不純物領域と低濃度
不純物領域との間に不純物濃度が徐々に変化する不純物
濃度変化領域を形成しているので、電界をより一層緩和
することができる。また、低濃度不純物領域のチャネル
領域側がゲート電極とオーバラップするようにしている
ので、動作時に低濃度不純物領域のゲート電極と対向す
る表面にキャリヤが蓄積された状態となり、このため低
濃度不純物領域の抵抗を小さくすることができる。ま
た、請求項２または３記載の発明によれば、低濃度不純
物と高濃度不純物の注入領域を異ならせ、且つこの不純
物注入状態に応じてレーザアニールするだけで、高濃度
不純物領域と低濃度不純物領域との間に不純物濃度が徐
々に変化する不純物濃度変化領域を形成し、且つ低濃度
不純物領域の内側の部分をゲート電極とオーバラップさ
せることができ、しかもこの場合低濃度不純物と高濃度
不純物の注入を連続して行うことができ、したがって工
程数を少なくすることができる。
不純物領域との間に不純物濃度が徐々に変化する不純物
濃度変化領域を形成しているので、電界をより一層緩和
することができる。また、低濃度不純物領域のチャネル
領域側がゲート電極とオーバラップするようにしている
ので、動作時に低濃度不純物領域のゲート電極と対向す
る表面にキャリヤが蓄積された状態となり、このため低
濃度不純物領域の抵抗を小さくすることができる。ま
た、請求項２または３記載の発明によれば、低濃度不純
物と高濃度不純物の注入領域を異ならせ、且つこの不純
物注入状態に応じてレーザアニールするだけで、高濃度
不純物領域と低濃度不純物領域との間に不純物濃度が徐
々に変化する不純物濃度変化領域を形成し、且つ低濃度
不純物領域の内側の部分をゲート電極とオーバラップさ
せることができ、しかもこの場合低濃度不純物と高濃度
不純物の注入を連続して行うことができ、したがって工
程数を少なくすることができる。
【０００７】
【実施例】図１〜図４はそれぞれこの発明の第１実施例
におけるＬＤＤ構造の薄膜トランジスタの各製造工程を
示したものである。そこで、これらの図を順に参照しな
がら、この実施例におけるＬＤＤ構造の薄膜トランジス
タの構造についてその製造方法と併せ説明する。
におけるＬＤＤ構造の薄膜トランジスタの各製造工程を
示したものである。そこで、これらの図を順に参照しな
がら、この実施例におけるＬＤＤ構造の薄膜トランジス
タの構造についてその製造方法と併せ説明する。
【０００８】まず、図１に示すように、ガラス等からな
る透明基板１１の上面の所定の個所にアモルファスシリ
コンからなる半導体薄膜１２を形成する。次に、上面全
体に酸化シリコンからなるゲート絶縁膜１３を形成す
る。次に、半導体薄膜１２の中央部に対応する部分のゲ
ート絶縁膜１３の上面の所定の個所にクロムやモリブデ
ン等からなるゲート電極１４を形成する。
る透明基板１１の上面の所定の個所にアモルファスシリ
コンからなる半導体薄膜１２を形成する。次に、上面全
体に酸化シリコンからなるゲート絶縁膜１３を形成す
る。次に、半導体薄膜１２の中央部に対応する部分のゲ
ート絶縁膜１３の上面の所定の個所にクロムやモリブデ
ン等からなるゲート電極１４を形成する。
【０００９】次に、図２に示すように、ゲート電極１４
側の真上からゲート電極１４をマスクとしてその両側に
おける半導体薄膜１２の浅い部分１５に低濃度の不純物
を注入した後、深い部分１６に高濃度の不純物を注入す
る。この場合、イオンインプランタ装置やイオンシャワ
装置等を用いて、一例として、まずリンイオン等のｎ型
不純物をドーズ量１×１０13／ｃｍ2、加速エネルギ１
３０ｋｅＶで注入し、次いでこれに連続して同一のｎ型
不純物をドーズ量１×１０15／ｃｍ2、加速エネルギ１
４５ｋｅＶで注入する。
側の真上からゲート電極１４をマスクとしてその両側に
おける半導体薄膜１２の浅い部分１５に低濃度の不純物
を注入した後、深い部分１６に高濃度の不純物を注入す
る。この場合、イオンインプランタ装置やイオンシャワ
装置等を用いて、一例として、まずリンイオン等のｎ型
不純物をドーズ量１×１０13／ｃｍ2、加速エネルギ１
３０ｋｅＶで注入し、次いでこれに連続して同一のｎ型
不純物をドーズ量１×１０15／ｃｍ2、加速エネルギ１
４５ｋｅＶで注入する。
【００１０】次に、図３に示すように、裏面左右斜めか
らのレーザアニールを行う。すなわち、１回目は図３に
おいて左側の裏面斜めからエキシマレーザを照射し、２
回目は同図において右側の裏面斜めからエキシマレーザ
を照射する。この場合、エキシマレーザの照射距離によ
って不純物の拡散の度合いが大きく異なり、照射距離の
小さい方がより大きく拡散し、また斜めからのレーザア
ニールであるので、横方向にも大きく拡散することにな
る。この結果、半導体薄膜１２の両外側の部分に高濃度
不純物領域１７が形成され、内側の部分に低濃度不純物
領域１８が形成され、その間に低濃度不純物領域１８側
から高濃度不純物領域１７側にかけて不純物濃度が徐々
に増加する不純物濃度変化領域１９が形成され、さらに
低濃度不純物領域１８の内側の部分がゲート電極１４と
オーバラップすることになる。すなわち、両低濃度不純
物領域１８間に真性領域からなるチャネル領域２０が形
成されている。また、このとき、注入不純物は活性化さ
れ、またアモルファスシリコンからなる半導体薄膜１２
は多結晶化されて多結晶シリコン薄膜となる。
らのレーザアニールを行う。すなわち、１回目は図３に
おいて左側の裏面斜めからエキシマレーザを照射し、２
回目は同図において右側の裏面斜めからエキシマレーザ
を照射する。この場合、エキシマレーザの照射距離によ
って不純物の拡散の度合いが大きく異なり、照射距離の
小さい方がより大きく拡散し、また斜めからのレーザア
ニールであるので、横方向にも大きく拡散することにな
る。この結果、半導体薄膜１２の両外側の部分に高濃度
不純物領域１７が形成され、内側の部分に低濃度不純物
領域１８が形成され、その間に低濃度不純物領域１８側
から高濃度不純物領域１７側にかけて不純物濃度が徐々
に増加する不純物濃度変化領域１９が形成され、さらに
低濃度不純物領域１８の内側の部分がゲート電極１４と
オーバラップすることになる。すなわち、両低濃度不純
物領域１８間に真性領域からなるチャネル領域２０が形
成されている。また、このとき、注入不純物は活性化さ
れ、またアモルファスシリコンからなる半導体薄膜１２
は多結晶化されて多結晶シリコン薄膜となる。
【００１１】次に、図４に示すように、ゲート絶縁膜１
３の所定の箇所にコンタクトホール２１を形成する。次
に、コンタクトホール２１の部分およびゲート絶縁膜１
３の上面の所定の個所にアルミニウム等からなるソース
・ドレイン電極２２を形成し、高濃度不純物領域１７と
接続させる。次に、上面全体に窒化シリコンからなる保
護膜２３を形成する。かくして、この実施例のＬＤＤ構
造の薄膜トランジスタが製造される。
３の所定の箇所にコンタクトホール２１を形成する。次
に、コンタクトホール２１の部分およびゲート絶縁膜１
３の上面の所定の個所にアルミニウム等からなるソース
・ドレイン電極２２を形成し、高濃度不純物領域１７と
接続させる。次に、上面全体に窒化シリコンからなる保
護膜２３を形成する。かくして、この実施例のＬＤＤ構
造の薄膜トランジスタが製造される。
【００１２】このようにして得られた薄膜トランジスタ
では、高濃度不純物領域１７と低濃度不純物領域１８と
の間に低濃度不純物領域１８側から高濃度不純物領域１
７側にかけて不純物濃度が徐々に増加する不純物濃度変
化領域１９が形成されているので、電界をより一層緩和
することができ、ひいては耐圧の向上をより一層図るこ
とができる。また、低濃度不純物領域１８のチャネル領
域２０側がゲート電極１４とオーバラップすることにな
るので、動作時に低濃度不純物領域１８のゲート電極１
４と対向する表面にキャリヤが蓄積された状態となり、
このため低濃度不純物領域１８の抵抗を小さくすること
ができ、ひいてはドレイン電流を大きくすることができ
る。さらに、不純物を注入するとき、半導体薄膜１２の
浅い部分１５に低濃度不純物を注入するとともに深い部
分１６に高濃度不純物を注入し、そして裏面左右斜めか
らのレーザアニールを行うだけでよく、しかも低濃度不
純物と高濃度不純物の注入を連続して行うことができ、
したがって工程数を少なくすることができる。
では、高濃度不純物領域１７と低濃度不純物領域１８と
の間に低濃度不純物領域１８側から高濃度不純物領域１
７側にかけて不純物濃度が徐々に増加する不純物濃度変
化領域１９が形成されているので、電界をより一層緩和
することができ、ひいては耐圧の向上をより一層図るこ
とができる。また、低濃度不純物領域１８のチャネル領
域２０側がゲート電極１４とオーバラップすることにな
るので、動作時に低濃度不純物領域１８のゲート電極１
４と対向する表面にキャリヤが蓄積された状態となり、
このため低濃度不純物領域１８の抵抗を小さくすること
ができ、ひいてはドレイン電流を大きくすることができ
る。さらに、不純物を注入するとき、半導体薄膜１２の
浅い部分１５に低濃度不純物を注入するとともに深い部
分１６に高濃度不純物を注入し、そして裏面左右斜めか
らのレーザアニールを行うだけでよく、しかも低濃度不
純物と高濃度不純物の注入を連続して行うことができ、
したがって工程数を少なくすることができる。
【００１３】なお、上記第１実施例では、ゲート電極１
４側の真上から低濃度の不純物を注入する場合について
説明したが、次に第２実施例について説明する。まず、
図５に示すように、半導体薄膜１２のゲート電極１４側
の左右上方の斜めから不純物を低濃度に注入する。この
ため、半導体薄膜１２のゲート電極１４と対向する領域
の両外側およびその各内側の浅い部分１５に不純物が確
実に注入される。次いで、半導体薄膜１２のゲート電極
１４と対向する領域の両側の深い部分１６に真上から不
純物を高濃度に注入し、そして裏面左右斜めからのレー
ザアニールを行うことにより、半導体薄膜１２の両外側
の部分に高濃度不純物領域（１７）を形成し、ゲート電
極１４と対向する領域の両外側の部分に低濃度不純物領
域（１８）を形成し、高濃度不純物領域（１７）と低濃
度不純物領域（１８）との間に不純物濃度が徐々に変化
する不純物濃度変化領域（１９）を形成する。したがっ
て、低濃度不純物領域（１８）の内側の部分がより確実
にゲート電極１４とオーバラップすることができる。な
おまた、上記各実施例では、低濃度の不純物を注入した
後、高濃度の不純物を注入したが、高濃度の不純物を注
入してから低濃度の不純物を注入してもよい。
４側の真上から低濃度の不純物を注入する場合について
説明したが、次に第２実施例について説明する。まず、
図５に示すように、半導体薄膜１２のゲート電極１４側
の左右上方の斜めから不純物を低濃度に注入する。この
ため、半導体薄膜１２のゲート電極１４と対向する領域
の両外側およびその各内側の浅い部分１５に不純物が確
実に注入される。次いで、半導体薄膜１２のゲート電極
１４と対向する領域の両側の深い部分１６に真上から不
純物を高濃度に注入し、そして裏面左右斜めからのレー
ザアニールを行うことにより、半導体薄膜１２の両外側
の部分に高濃度不純物領域（１７）を形成し、ゲート電
極１４と対向する領域の両外側の部分に低濃度不純物領
域（１８）を形成し、高濃度不純物領域（１７）と低濃
度不純物領域（１８）との間に不純物濃度が徐々に変化
する不純物濃度変化領域（１９）を形成する。したがっ
て、低濃度不純物領域（１８）の内側の部分がより確実
にゲート電極１４とオーバラップすることができる。な
おまた、上記各実施例では、低濃度の不純物を注入した
後、高濃度の不純物を注入したが、高濃度の不純物を注
入してから低濃度の不純物を注入してもよい。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、高濃度不純物領域と低濃度不純物領域との間に不純
物濃度が徐々に変化する不純物濃度変化領域を形成して
いるので、電界をより一層緩和することができ、ひいて
は耐圧の向上をより一層図ることができる。また、低濃
度不純物領域のチャネル領域側がゲート電極とオーバラ
ップするようにしているので、動作時に低濃度不純物領
域のゲート電極と対向する表面にキャリヤが蓄積された
状態となり、このため低濃度不純物領域の抵抗を小さく
することができ、ひいてはドレイン電流を大きくするこ
とができる。また、請求項２または３記載の発明によれ
ば、低濃度不純物と高濃度不純物の注入領域を異なら
せ、且つこの不純物注入状態に応じてレーザアニールす
るだけでよく、しかも低濃度不純物と高濃度不純物の注
入を連続して行うことができ、したがって工程数を少な
くすることができる。
ば、高濃度不純物領域と低濃度不純物領域との間に不純
物濃度が徐々に変化する不純物濃度変化領域を形成して
いるので、電界をより一層緩和することができ、ひいて
は耐圧の向上をより一層図ることができる。また、低濃
度不純物領域のチャネル領域側がゲート電極とオーバラ
ップするようにしているので、動作時に低濃度不純物領
域のゲート電極と対向する表面にキャリヤが蓄積された
状態となり、このため低濃度不純物領域の抵抗を小さく
することができ、ひいてはドレイン電流を大きくするこ
とができる。また、請求項２または３記載の発明によれ
ば、低濃度不純物と高濃度不純物の注入領域を異なら
せ、且つこの不純物注入状態に応じてレーザアニールす
るだけでよく、しかも低濃度不純物と高濃度不純物の注
入を連続して行うことができ、したがって工程数を少な
くすることができる。
【図１】この発明の第１実施例における薄膜トランジス
タの製造に際し、透明基板の上面に半導体薄膜、ゲート
絶縁膜およびゲート電極を形成した状態の断面図。
タの製造に際し、透明基板の上面に半導体薄膜、ゲート
絶縁膜およびゲート電極を形成した状態の断面図。
【図２】同製造に際し、低濃度不純物と高濃度不純物を
深さを変えて連続して注入した状態の断面図。
深さを変えて連続して注入した状態の断面図。
【図３】同製造に際し、裏面左右斜めからレーザアニー
ルを行った状態の断面図。
ルを行った状態の断面図。
【図４】同製造に際し、ソース・ドレイン電極および保
護膜を形成した状態の断面図。
護膜を形成した状態の断面図。
【図５】この発明の第２実施例における薄膜トランジス
タの製造に際し、低濃度不純物と高濃度不純物の注入を
説明するために示す断面図。
タの製造に際し、低濃度不純物と高濃度不純物の注入を
説明するために示す断面図。
【図６】従来の薄膜トランジスタの製造に際し、低濃度
不純物の注入を説明するために示す断面図。
不純物の注入を説明するために示す断面図。
【図７】同従来の製造に際し、高濃度不純物の注入を説
明するために示す断面図。
明するために示す断面図。
１２ 半導体薄膜 １４ ゲート電極 １７ 高濃度不純物領域 １８ 低濃度不純物領域 １９ 不純物濃度変化領域 ２０ チャネル領域
Claims (3)
- 【請求項１】 ゲート電極と対向して配置された半導体
薄膜のチャネル領域の両外側を低濃度不純物領域とさ
れ、その両外側を高濃度不純物領域とされた薄膜トラン
ジスタにおいて、 前記低濃度不純物領域と前記高濃度不純物領域との間に
前記低濃度不純物領域側から前記高濃度不純物領域側に
かけて不純物濃度が徐々に増加する不純物濃度変化領域
を形成し、且つ前記低濃度不純物領域の前記チャネル領
域側が前記ゲート電極とオーバラップしていることを特
徴とする薄膜トランジスタ。 - 【請求項２】 半導体薄膜のゲート電極と対向する領域
の両側の浅い部分にゲート電極をマスクとして不純物を
低濃度に注入するとともに、深い部分に不純物を高濃度
に注入し、 裏面左右斜めからのレーザアニールを行うことにより、
前記不純物注入領域の外側の部分に高濃度不純物領域を
形成し、内側の部分に低濃度不純物領域を形成し、その
間に前記低濃度不純物領域側から前記高濃度不純物領域
側にかけて不純物濃度が徐々に増加する不純物濃度変化
領域を形成し、さらに前記低濃度不純物領域の内側の部
分が前記ゲート電極とオーバラップするようにしたこと
を特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 表面左右斜めからイオン注入を行うこと
により半導体薄膜のゲート電極と対向する領域の両外側
およびその各内側の浅い部分に不純物を低濃度に注入す
ることを特徴とする請求項２記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203000A JPH0851207A (ja) | 1994-08-05 | 1994-08-05 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203000A JPH0851207A (ja) | 1994-08-05 | 1994-08-05 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851207A true JPH0851207A (ja) | 1996-02-20 |
Family
ID=16466675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203000A Pending JPH0851207A (ja) | 1994-08-05 | 1994-08-05 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851207A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1006589A3 (en) * | 1998-12-03 | 2000-09-27 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| JP2002134753A (ja) * | 2000-10-23 | 2002-05-10 | Nec Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6839135B2 (en) | 2000-04-11 | 2005-01-04 | Agilent Technologies, Inc. | Optical device |
| JP2005079312A (ja) * | 2003-08-29 | 2005-03-24 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられる半導体製造装置並びに液晶表示装置 |
| US6909117B2 (en) | 2000-09-22 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US6911717B2 (en) | 2002-03-26 | 2005-06-28 | Kabushiki Kaisha Ekisho Sentan Gijutsu Kaihatsu Center | Processing method and apparatus for annealing and doping semiconductor |
| US6951793B2 (en) | 2002-05-29 | 2005-10-04 | Toppoly Optoelectronics Corp. | Low-temperature polysilicon thin film transistor having buried LDD structure and process for producing same |
| JP2006049696A (ja) * | 2004-08-06 | 2006-02-16 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| CN100437909C (zh) * | 2000-12-27 | 2008-11-26 | 株式会社半导体能源研究所 | 激光退火方法以及半导体器件制造方法 |
| US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| EP3993063A3 (en) * | 2020-10-12 | 2023-01-25 | LG Display Co., Ltd. | Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor |
| EP4350774A4 (en) * | 2022-08-03 | 2024-08-21 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR |
-
1994
- 1994-08-05 JP JP6203000A patent/JPH0851207A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235810B1 (en) | 1998-12-03 | 2007-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| EP1006589A3 (en) * | 1998-12-03 | 2000-09-27 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6777255B2 (en) | 1999-03-19 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7462866B2 (en) | 1999-03-19 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7049634B2 (en) | 1999-03-19 | 2006-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6839135B2 (en) | 2000-04-11 | 2005-01-04 | Agilent Technologies, Inc. | Optical device |
| US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| US6909117B2 (en) | 2000-09-22 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| JP2002134753A (ja) * | 2000-10-23 | 2002-05-10 | Nec Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| CN100437909C (zh) * | 2000-12-27 | 2008-11-26 | 株式会社半导体能源研究所 | 激光退火方法以及半导体器件制造方法 |
| US7241702B2 (en) | 2002-03-26 | 2007-07-10 | Kabushiki Kaisha Ekisho Sentan Gijutsu Kaihatsu Center | Processing method for annealing and doping a semiconductor |
| US6911717B2 (en) | 2002-03-26 | 2005-06-28 | Kabushiki Kaisha Ekisho Sentan Gijutsu Kaihatsu Center | Processing method and apparatus for annealing and doping semiconductor |
| US6951793B2 (en) | 2002-05-29 | 2005-10-04 | Toppoly Optoelectronics Corp. | Low-temperature polysilicon thin film transistor having buried LDD structure and process for producing same |
| JP2005079312A (ja) * | 2003-08-29 | 2005-03-24 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられる半導体製造装置並びに液晶表示装置 |
| JP2006049696A (ja) * | 2004-08-06 | 2006-02-16 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| EP3993063A3 (en) * | 2020-10-12 | 2023-01-25 | LG Display Co., Ltd. | Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor |
| US11817509B2 (en) | 2020-10-12 | 2023-11-14 | Lg Display Co., Ltd. | Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor |
| EP4350774A4 (en) * | 2022-08-03 | 2024-08-21 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6391723B1 (en) | Fabrication of VDMOS structure with reduced parasitic effects | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JPH0851207A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05121436A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100427959B1 (ko) | 반도체디바이스및그제조방법 | |
| KR100238699B1 (ko) | Soimos트랜지스터 | |
| US6800528B2 (en) | Method of fabricating LDMOS semiconductor devices | |
| JPH04259258A (ja) | Ｍｉｓ電界効果形半導体装置の製造方法 | |
| KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR19990073669A (ko) | 모스 트랜지스터 제조방법 및 구조 | |
| JPH05326968A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH01196176A (ja) | Ｍｉｓ型半導体装置 | |
| KR19990025085A (ko) | 트랜지스터 제조방법 | |
| JPH09181313A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2781989B2 (ja) | 半導体装置の製造方法 | |
| KR100628241B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0167606B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JPH05251697A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR970011767B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR0137996B1 (ko) | 엘디디 구조의 모스펫 제조방법 | |
| JP2626485B2 (ja) | 半導体装置の製造方法 |