JPH0616590B2 - Ｄ−ａ変換回路 - Google Patents
Ｄ−ａ変換回路Info
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- JPH0616590B2 JPH0616590B2 JP60084825A JP8482585A JPH0616590B2 JP H0616590 B2 JPH0616590 B2 JP H0616590B2 JP 60084825 A JP60084825 A JP 60084825A JP 8482585 A JP8482585 A JP 8482585A JP H0616590 B2 JPH0616590 B2 JP H0616590B2
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- 238000006243 chemical reaction Methods 0.000 title claims description 74
- 230000003111 delayed effect Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数のＤ−Ａ変換回路を備え、異なるビット
数の分解能でＰＷＭ（パルス幅変調）のＤ−Ａ変換出力
を得るＤ−Ａ変換回路に関する。
数の分解能でＰＷＭ（パルス幅変調）のＤ−Ａ変換出力
を得るＤ−Ａ変換回路に関する。
(ロ) 従来の技術 一般にＤ−Ａ変換回路には、ラダー抵抗回路網を用いた
電流加算型や積分型などのように電流あるいは電圧のア
ナログ信号に直接変換する方式のものと、一定期間内に
発生するパルスの数あるいはパルスの幅に変換するＰＷ
Ｍ（パルス幅変調）方式のものがある。ＰＷＭ方式のＤ
−Ａ変換回路はデジタル回路の構成によって作成できる
ため、複数のＤ−Ａ変換回路を１つの半導体チップ上に
集積することが可能となる。倒えば「ナショナル半導体
ハンドブック」の「半導体集積回路〈デジタルＩＣ
編〉」の１９８１年版の第４９５頁には、１２ビットＤ
−Ａ変換回路と６ビットＤ−Ａ変換回路が内臓されたＬ
ＳＩが記載されている。
電流加算型や積分型などのように電流あるいは電圧のア
ナログ信号に直接変換する方式のものと、一定期間内に
発生するパルスの数あるいはパルスの幅に変換するＰＷ
Ｍ（パルス幅変調）方式のものがある。ＰＷＭ方式のＤ
−Ａ変換回路はデジタル回路の構成によって作成できる
ため、複数のＤ−Ａ変換回路を１つの半導体チップ上に
集積することが可能となる。倒えば「ナショナル半導体
ハンドブック」の「半導体集積回路〈デジタルＩＣ
編〉」の１９８１年版の第４９５頁には、１２ビットＤ
−Ａ変換回路と６ビットＤ−Ａ変換回路が内臓されたＬ
ＳＩが記載されている。
また、ＰＷＭ方式のＤ−Ａ変換回路、ワンチップマイク
ロコンピュータ内にも複数内蔵させることも可能であ
る。
ロコンピュータ内にも複数内蔵させることも可能であ
る。
(ハ) 発明が解決しようとする問題点 しかしながら、複数のＤ−Ａ変換回路を１つの半導体チ
ップ上に集積する場合には、各々のＤ−Ａ変換回路を独
立して構成する必要がある。従って、各回路が占有する
面積が大きくなり、全体的な半導体チップサイズも大き
くなる欠点がある。
ップ上に集積する場合には、各々のＤ−Ａ変換回路を独
立して構成する必要がある。従って、各回路が占有する
面積が大きくなり、全体的な半導体チップサイズも大き
くなる欠点がある。
(ニ) 問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであり、クロ
ックパルスの計数に基いてｍビットのデジタルデータに
対応するパルス幅あるいはパルス数を出力するｍビット
Ｄ−Ａ変換回路と、クロックパルスの計数に基いてｎビ
ットのデジタルデータに対応するパルス幅あるいはパル
ス数を出力するｎビットＤ−Ａ変換回路とを少なくとも
備えたＤ−Ａ変換回路に於いて、ｍ＋ｎビットのＤ−Ａ
変換回路を構成するための制御信号に基づいて、前記ク
ロックパルスと前記ｎビットＤ−Ａ変換回路が前記クロ
ックパルスを計数することによって出力されるキャリー
とを切換えて前記ｍビットＤ−Ａ変換回路に印加する切
換え回路と、前記制御信号に基づいて、前記ｍビットＤ
−Ａ変換回路のパルス出力を出力する動作と前記ｎビッ
トＤ−Ａ変換回路のパルス出力に前記ｍビットＤ−Ａ変
換回路のパルス出力に応じて最小ビットに相当するパル
スを加算する動作が切換えられる合成回路とを設けるこ
とにより、ｍ＋ｎビットのＤ−Ａ変換を行うものであ
る。
ックパルスの計数に基いてｍビットのデジタルデータに
対応するパルス幅あるいはパルス数を出力するｍビット
Ｄ−Ａ変換回路と、クロックパルスの計数に基いてｎビ
ットのデジタルデータに対応するパルス幅あるいはパル
ス数を出力するｎビットＤ−Ａ変換回路とを少なくとも
備えたＤ−Ａ変換回路に於いて、ｍ＋ｎビットのＤ−Ａ
変換回路を構成するための制御信号に基づいて、前記ク
ロックパルスと前記ｎビットＤ−Ａ変換回路が前記クロ
ックパルスを計数することによって出力されるキャリー
とを切換えて前記ｍビットＤ−Ａ変換回路に印加する切
換え回路と、前記制御信号に基づいて、前記ｍビットＤ
−Ａ変換回路のパルス出力を出力する動作と前記ｎビッ
トＤ−Ａ変換回路のパルス出力に前記ｍビットＤ−Ａ変
換回路のパルス出力に応じて最小ビットに相当するパル
スを加算する動作が切換えられる合成回路とを設けるこ
とにより、ｍ＋ｎビットのＤ−Ａ変換を行うものであ
る。
(ホ) 作用 本発明によれば、ｍビットＤ−Ａ変換回路はｍビットの
デジタルデータを独立してＰＷＭ出力波形を出力し、ｎ
ビットＤ−Ａ変換回路はｎビットのデジタルデータを独
立してＰＷＭ出力波形を出力する動作を行い、更に、ｎ
ビットＤ−Ａ変換回路から出力されるキャリーをｍビッ
トＤ−Ａ変換回路のクロックパルスとして印加すること
により、ｎビットＤ−Ａ変換回路はｍ＋ｎビットの上位
ｎビットをＤ−Ａ変換し、ｍビットＤ−Ａ変換回路は下
位ｍビットのＤ−Ａ変換を行い、これらのＰＷＭ出力が
合成回路で加算される。この場合、下位ｍビット分の重
み付けは、ｍビットＤ−Ａ変換回路がＤ−Ａ変換を１サ
イクル行う間に、ｎビットのＤ−Ａ変換を２ｍ回行うこ
とにより実現される。
デジタルデータを独立してＰＷＭ出力波形を出力し、ｎ
ビットＤ−Ａ変換回路はｎビットのデジタルデータを独
立してＰＷＭ出力波形を出力する動作を行い、更に、ｎ
ビットＤ−Ａ変換回路から出力されるキャリーをｍビッ
トＤ−Ａ変換回路のクロックパルスとして印加すること
により、ｎビットＤ−Ａ変換回路はｍ＋ｎビットの上位
ｎビットをＤ−Ａ変換し、ｍビットＤ−Ａ変換回路は下
位ｍビットのＤ−Ａ変換を行い、これらのＰＷＭ出力が
合成回路で加算される。この場合、下位ｍビット分の重
み付けは、ｍビットＤ−Ａ変換回路がＤ−Ａ変換を１サ
イクル行う間に、ｎビットのＤ−Ａ変換を２ｍ回行うこ
とにより実現される。
(ヘ) 実施例 第１図は本発明の実施例を示すブロック図であり、６ビ
ットＤ−Ａ変換回路(1)と、８ビットＤ−Ａ変換回路(2)
と、切換回路(3)と、合成回路(4)とから構成されてい
る。６ビットＤ−Ａ変換回路(1)とから構成されてい
る。６ビットＤ−Ａ変換回路(1)に於いて、６ビットレ
ジスタ(5)は変換すべき６ビットのデジタルデータがデ
ータバス(6)からプリセットされるものであり、各ビッ
トの出力は一致検出回路(7)に印加される。６ビットカ
ウンタ(8)は、６ビットのバイナリーカウンタであり、
クロックパルスＣＬを入力として計数し、２６個計数し
て各ビットがすべて“１”となったとき、クロックパル
スＣＬの周期と等しい幅のキャリーを出力する。また、
６ビットカウンタ(8)の各ビット出力は一致検出回路(7)
に印加され、一致検出回路(7)は６ビットレジスタ(5)に
プリセットされたデータと６ビットカウンタ(8)の計数
値が一致したとき、その一致している期間、即ちクロッ
クパルスＣＬの周期だけ一致パルスを出力する。Ｄ−Ｆ
Ｆ(9)は６ビットカウンタ(8)のキャリーｃａｒをクロッ
クパルスＣＬの一周期分遅延するものであり、Ｄ−ＦＦ
(9)の出力ｃａｒ′はＮＯＲゲート(10)の入力に印加さ
れる。また、ＮＯＲゲート(10)と一致検出回路(7)の一
致パルスが印加されるＮＯＲゲート(10)とＤ−ＦＦ(12)
は、リセット優先のＲ−Ｓフリップフロップを形成して
いる。このフリップフロップは、６ビットカウンタ(8)
のキャリーｃａｒの遅延されたパルスによってセットさ
れ、一致検出回路(7)の一致パルスによってリセットさ
れる。そして、セット出力“１”及びリセット出力
“０”はＤ−ＦＦ(12)によってクロックパルスＣＬの一
周期分遅延されて６ビットＤ−Ａ変換出力ＰＷＭ６から
出力される。
ットＤ−Ａ変換回路(1)と、８ビットＤ−Ａ変換回路(2)
と、切換回路(3)と、合成回路(4)とから構成されてい
る。６ビットＤ−Ａ変換回路(1)とから構成されてい
る。６ビットＤ−Ａ変換回路(1)に於いて、６ビットレ
ジスタ(5)は変換すべき６ビットのデジタルデータがデ
ータバス(6)からプリセットされるものであり、各ビッ
トの出力は一致検出回路(7)に印加される。６ビットカ
ウンタ(8)は、６ビットのバイナリーカウンタであり、
クロックパルスＣＬを入力として計数し、２６個計数し
て各ビットがすべて“１”となったとき、クロックパル
スＣＬの周期と等しい幅のキャリーを出力する。また、
６ビットカウンタ(8)の各ビット出力は一致検出回路(7)
に印加され、一致検出回路(7)は６ビットレジスタ(5)に
プリセットされたデータと６ビットカウンタ(8)の計数
値が一致したとき、その一致している期間、即ちクロッ
クパルスＣＬの周期だけ一致パルスを出力する。Ｄ−Ｆ
Ｆ(9)は６ビットカウンタ(8)のキャリーｃａｒをクロッ
クパルスＣＬの一周期分遅延するものであり、Ｄ−ＦＦ
(9)の出力ｃａｒ′はＮＯＲゲート(10)の入力に印加さ
れる。また、ＮＯＲゲート(10)と一致検出回路(7)の一
致パルスが印加されるＮＯＲゲート(10)とＤ−ＦＦ(12)
は、リセット優先のＲ−Ｓフリップフロップを形成して
いる。このフリップフロップは、６ビットカウンタ(8)
のキャリーｃａｒの遅延されたパルスによってセットさ
れ、一致検出回路(7)の一致パルスによってリセットさ
れる。そして、セット出力“１”及びリセット出力
“０”はＤ−ＦＦ(12)によってクロックパルスＣＬの一
周期分遅延されて６ビットＤ−Ａ変換出力ＰＷＭ６から
出力される。
切換回路(3)はＯＲゲート(13)、ＡＮＤゲート(14)(15)
及びインバータ(16)から構成され、クロックパルスＣＬ
と６ビットカウンタ(8)のキャリーｃａｒとを制御信号
ＣＨに基いて切換えて８ビットＤ−Ａ変換回路(2)の８
ビットカウンタ(17)に出力するものである。６ビットＤ
−Ａ変換回路(1)と８ビット変換回路(2)を独立して動作
させる場合には制御信号ＣＨを“０”としてクロックパ
ルスＣＬを出力させ、１４ビットのＤ−Ａ変換を行う場
合には制御信号ＣＨを“１”として６ビットカウンタ
(8)のキャリーｃａｒを出力させる。
及びインバータ(16)から構成され、クロックパルスＣＬ
と６ビットカウンタ(8)のキャリーｃａｒとを制御信号
ＣＨに基いて切換えて８ビットＤ−Ａ変換回路(2)の８
ビットカウンタ(17)に出力するものである。６ビットＤ
−Ａ変換回路(1)と８ビット変換回路(2)を独立して動作
させる場合には制御信号ＣＨを“０”としてクロックパ
ルスＣＬを出力させ、１４ビットのＤ−Ａ変換を行う場
合には制御信号ＣＨを“１”として６ビットカウンタ
(8)のキャリーｃａｒを出力させる。
８ビットＤ−Ａ変換回路(2)に於いて、８ビットレジス
タ(18)は変換すべき８ビットのデジタルデータがデータ
バス(6)からプリセットされるものであリ、各ビットの
出力はＰＷＭ回路(19)に印加される。８ビットカウンタ
(17)は８ビットのバイナリーカウンタであり、切換回路
(3)から出力されるパルスを計数する。また、８ビット
カウンタ(17)の各ビット出力はＰＷＭ回路(19)に印加さ
れる。ＰＷＭ回路(19)は、８ビットレジスタ(18)の各ビ
ットに対応して８ビットカウンタ(17)の状態が所定値に
なったことを検出するゲートが各ビット毎に設けられ、
各ゲートの出力の和がＰＷＭ波形として出力される。具
体的には、８ビットレジスタ(18)の最下位ビットB0に対
応するゲートはB0が“１”のとき計数値が「０１１１１
１１」となったことを検出し、ビットＢ１に対応するゲ
ートはＢ１が“１”のとき計数値が「Ｘ０１１１１１
１」（Ｘは“１”又は“０”のいずれでも良い）を検出
し、ビットＢ２に対応するゲートはＢ２が“１”のとき
計数値が「ＸＸ０１１１１１」となったことを検出し、
更に、上位ビットになるに従ってその各ゲートは順次２
倍の検出回路となるように設定され、最上位ビットＢ７
に対応するゲートはＢ７が“１”のとき「ＸＸＸＸＸＸ
Ｘ０」を検出する。これらのゲートの出力の和を取るこ
とにより、８ビットカウンタ(17)が一周する間に、８ビ
ットレジスタ(18)にプリセットされたデジタルデータが
表わす数のパルスがＰＷＭ回路(19)の出力ＰＯから出力
される。
タ(18)は変換すべき８ビットのデジタルデータがデータ
バス(6)からプリセットされるものであリ、各ビットの
出力はＰＷＭ回路(19)に印加される。８ビットカウンタ
(17)は８ビットのバイナリーカウンタであり、切換回路
(3)から出力されるパルスを計数する。また、８ビット
カウンタ(17)の各ビット出力はＰＷＭ回路(19)に印加さ
れる。ＰＷＭ回路(19)は、８ビットレジスタ(18)の各ビ
ットに対応して８ビットカウンタ(17)の状態が所定値に
なったことを検出するゲートが各ビット毎に設けられ、
各ゲートの出力の和がＰＷＭ波形として出力される。具
体的には、８ビットレジスタ(18)の最下位ビットB0に対
応するゲートはB0が“１”のとき計数値が「０１１１１
１１」となったことを検出し、ビットＢ１に対応するゲ
ートはＢ１が“１”のとき計数値が「Ｘ０１１１１１
１」（Ｘは“１”又は“０”のいずれでも良い）を検出
し、ビットＢ２に対応するゲートはＢ２が“１”のとき
計数値が「ＸＸ０１１１１１」となったことを検出し、
更に、上位ビットになるに従ってその各ゲートは順次２
倍の検出回路となるように設定され、最上位ビットＢ７
に対応するゲートはＢ７が“１”のとき「ＸＸＸＸＸＸ
Ｘ０」を検出する。これらのゲートの出力の和を取るこ
とにより、８ビットカウンタ(17)が一周する間に、８ビ
ットレジスタ(18)にプリセットされたデジタルデータが
表わす数のパルスがＰＷＭ回路(19)の出力ＰＯから出力
される。
合成回路(4)は、制御信号ＣＨによって制御され、制御
信号ＣＨが“０”の場合には８ビットＤ−Ａ変換回路
(2)の出力ＰＯを８ビットデータの変換出力として出力
し、制御信号ＣＨが“１”の場合には８ビットＤ−Ａ変
換回路(2)の出力ＰＯと６ビットＤ−Ａ変換回路(1)の出
力ＰＷＭ６とを合成して、１４ビットのＤ−Ａ変換出力
としてＰＷＭ８／14から出力するものであり、制御信号
ＣＨを反転するインバータ(20)の出力が印加され一致検
出回路(7)の一致パルスＤＥが印加されるＯＲゲート(2
1)と、ＯＲゲート(21)の出力、及び、８ビットＤ−Ａ変
換回路(2)の出力ＰＯが印加されるＡＮＤゲート(22)
と、ＡＮＤゲート(22)の出力をクロックパルスＣＬの一
周期分遅延するＤ−ＦＦ(23)と、６ビットＤ−Ａ変換回
路(1)の出力ＰＷＭ６及び制御信号ＣＨが印加されるＡ
ＮＤゲート(24)と、Ｄ−ＦＦ(23)の出力ＰＯ′及びＡＮ
Ｄゲート(24)の出力が印加されるＯＲゲート(26)とから
構成されている。ＯＲゲート(21)及びＡＮＤゲート(22)
は、１４ビットＤ−Ａ変換時に、８ビットカウンタ(17)
が一周する間に２８個出力される一致パルスＤＥを８ビ
ットレジスタ(18)にプリセットされたデジタルデータが
示す個数だけ選択する。その選択された個数のパルスが
Ｄ−ＦＦ(23)で遅延され、ＡＮＤゲート(24)を介して印
加される６ビットＤ−Ａ変換回路(1)の出力ＰＷＭ６と
ＯＲゲート(26)に於いて加算される。
信号ＣＨが“０”の場合には８ビットＤ−Ａ変換回路
(2)の出力ＰＯを８ビットデータの変換出力として出力
し、制御信号ＣＨが“１”の場合には８ビットＤ−Ａ変
換回路(2)の出力ＰＯと６ビットＤ−Ａ変換回路(1)の出
力ＰＷＭ６とを合成して、１４ビットのＤ−Ａ変換出力
としてＰＷＭ８／14から出力するものであり、制御信号
ＣＨを反転するインバータ(20)の出力が印加され一致検
出回路(7)の一致パルスＤＥが印加されるＯＲゲート(2
1)と、ＯＲゲート(21)の出力、及び、８ビットＤ−Ａ変
換回路(2)の出力ＰＯが印加されるＡＮＤゲート(22)
と、ＡＮＤゲート(22)の出力をクロックパルスＣＬの一
周期分遅延するＤ−ＦＦ(23)と、６ビットＤ−Ａ変換回
路(1)の出力ＰＷＭ６及び制御信号ＣＨが印加されるＡ
ＮＤゲート(24)と、Ｄ−ＦＦ(23)の出力ＰＯ′及びＡＮ
Ｄゲート(24)の出力が印加されるＯＲゲート(26)とから
構成されている。ＯＲゲート(21)及びＡＮＤゲート(22)
は、１４ビットＤ−Ａ変換時に、８ビットカウンタ(17)
が一周する間に２８個出力される一致パルスＤＥを８ビ
ットレジスタ(18)にプリセットされたデジタルデータが
示す個数だけ選択する。その選択された個数のパルスが
Ｄ−ＦＦ(23)で遅延され、ＡＮＤゲート(24)を介して印
加される６ビットＤ−Ａ変換回路(1)の出力ＰＷＭ６と
ＯＲゲート(26)に於いて加算される。
次に、第１図に示された実施例の動作を第２図を参照し
て説明する。第２図は、制御信号ＣＨを“１”として１
４ビットのデジタルデータをＤ−Ａ変換する場合であ
り、この場合には１４ビットのデジタルデータのうち下
位８ビットが８ビットレジスタ(18)にプリセットされ、
上位６ビットが６ビットレジスタ(5)にプリセットされ
る。６ビットカウンタ(8)がクロックパルスＣＬを係数
することによってキャリーｃａｒが出力されるとＤ−Ｆ
Ｆ(9)からは遅延されたキャリーcar′が出力され、ＮＯ
Ｒゲート(10)(11)及びＤ−ＦＦ(12)はクロックパルスＣ
Ｌの一周期遅れてセットされることになる。一方、６ビ
ットレジスタ(5)にプリセットされたデータが「００
Ｈ」（００００００）（Ｈは１６進数を示す）である場
合には、一致パルスＤＥ（００Ｈ）は１個目のクロック
パルスＣＬで出力され、６ビットのデータが「００Ｈ」
（０００００１）の場合は一致パルスＤＥ（０１Ｈ）は
２個目のクロックパルスＣＬで出力され、６ビットのデ
ータが「０２Ｈ」（００００１０）の場合は一致パルス
ＤＥ（０２Ｈ）は３個目のクロックパルスＣＬで出力さ
れ、同様に６ビットのデータ「１」増加する毎に、一致
パルスＤＥは１クロックパルス期間づつ遅れて出力さ
れ、６ビットのデータが「３ＦＨ」（１１１１１１）の
場合は６４個目のクロックパルスＣＬが出力される。そ
して、ＮＯＲゲート(10)(11)及びＤ−ＦＦ(12)は一致パ
ルスＤＥによってリセットされるため、Ｄ−ＦＦ(12)出
力ＰＷＭ６は、６ビットのデータが「００Ｈ」の場合に
は常に「０」、６ビットのデータが「０１Ｈ」の場合に
は２個目のクロックパルスＣＬの期間“１”となり、６
ビットのデータが「０２Ｈ」の場合には、２個目及び３
個目のクロックパルスＣＬの期間“１”となる如く、６
ビットのデータが「１」増加する毎にクロックパルスＣ
Ｌの一周期分長く“１”が出力される。
て説明する。第２図は、制御信号ＣＨを“１”として１
４ビットのデジタルデータをＤ−Ａ変換する場合であ
り、この場合には１４ビットのデジタルデータのうち下
位８ビットが８ビットレジスタ(18)にプリセットされ、
上位６ビットが６ビットレジスタ(5)にプリセットされ
る。６ビットカウンタ(8)がクロックパルスＣＬを係数
することによってキャリーｃａｒが出力されるとＤ−Ｆ
Ｆ(9)からは遅延されたキャリーcar′が出力され、ＮＯ
Ｒゲート(10)(11)及びＤ−ＦＦ(12)はクロックパルスＣ
Ｌの一周期遅れてセットされることになる。一方、６ビ
ットレジスタ(5)にプリセットされたデータが「００
Ｈ」（００００００）（Ｈは１６進数を示す）である場
合には、一致パルスＤＥ（００Ｈ）は１個目のクロック
パルスＣＬで出力され、６ビットのデータが「００Ｈ」
（０００００１）の場合は一致パルスＤＥ（０１Ｈ）は
２個目のクロックパルスＣＬで出力され、６ビットのデ
ータが「０２Ｈ」（００００１０）の場合は一致パルス
ＤＥ（０２Ｈ）は３個目のクロックパルスＣＬで出力さ
れ、同様に６ビットのデータ「１」増加する毎に、一致
パルスＤＥは１クロックパルス期間づつ遅れて出力さ
れ、６ビットのデータが「３ＦＨ」（１１１１１１）の
場合は６４個目のクロックパルスＣＬが出力される。そ
して、ＮＯＲゲート(10)(11)及びＤ−ＦＦ(12)は一致パ
ルスＤＥによってリセットされるため、Ｄ−ＦＦ(12)出
力ＰＷＭ６は、６ビットのデータが「００Ｈ」の場合に
は常に「０」、６ビットのデータが「０１Ｈ」の場合に
は２個目のクロックパルスＣＬの期間“１”となり、６
ビットのデータが「０２Ｈ」の場合には、２個目及び３
個目のクロックパルスＣＬの期間“１”となる如く、６
ビットのデータが「１」増加する毎にクロックパルスＣ
Ｌの一周期分長く“１”が出力される。
ところで、８ビットカウンタ(17)は６ビットカウンタ
(8)のキャリーｃａｒを係数するのであるから、８ビッ
トカウント(17)が１歩進する間に６ビットカウンタ(8)
は一周することになり、その一周を１フレームとすると
１４ビットの変換周期は２８フレームとなる。そこで、
８ビットレジスタ(18)にプリセットされた８ビットデー
タが「００Ｈ」であるときにはＰＯは８ビットカウンタ
(17)が一周する間“０”であり一致パルスＤＥはＡＮＤ
ゲート(22)で遮断されるので、第２図のＰＯ（００００
Ｈ）（上位２桁が６ビットデータ、下位２桁が８ビット
データを示す）、ＡＮＤ２２（００００Ｈ）、及び、Ｐ
Ｏ′（００００Ｈ）は、全てのフレームで“０”とな
る。従って、出力ＰＷＭ8/14からは、６ビットＤ−Ａ変
換回路(1)の出力ＰＷＭ６が１フレームから２８フレー
ムまで各々出力される。また、８ビットデータが「０１
Ｈ」であるときには、出力ＰＯは１２８フレーム（「０
１１１１１１１」を検出するゲートのため）だけ“１”
となるパルスとなり、１２８フレームに於いて、一致パ
ルスＤＥがＯＲゲート(21)及びＡＮＤゲート(22)を介し
てＤ−ＦＦ(23)に印加され、クロックパルスＣＬの一周
期分だけ遅延されてＯＲゲート(26)に印加される。他え
ば、６ビットのデータが「００Ｈ」、「０１Ｈ」、「０
２Ｈ」の場合には、１２８フレームの期間だけ、一致パ
ルスＤＥがＡＮＤ(22)から出力され、ＡＮＤ２２（００
０１Ｈ）、ＡＮＤ２２（０１０１Ｈ）、ＡＮＤ２２（０
２０１Ｈ）に示されるパルスとなり、ＰＯ′には１クロ
ックパルスＣＬ分だけ遅延されたパルスが現れる。従っ
て、１２８フレームでは出力ＰＷＭ６の“１”のパルス
が立ち下がった直後に、クロックパルスＣＬの一周期分
のパルスが加算されることになる。
(8)のキャリーｃａｒを係数するのであるから、８ビッ
トカウント(17)が１歩進する間に６ビットカウンタ(8)
は一周することになり、その一周を１フレームとすると
１４ビットの変換周期は２８フレームとなる。そこで、
８ビットレジスタ(18)にプリセットされた８ビットデー
タが「００Ｈ」であるときにはＰＯは８ビットカウンタ
(17)が一周する間“０”であり一致パルスＤＥはＡＮＤ
ゲート(22)で遮断されるので、第２図のＰＯ（００００
Ｈ）（上位２桁が６ビットデータ、下位２桁が８ビット
データを示す）、ＡＮＤ２２（００００Ｈ）、及び、Ｐ
Ｏ′（００００Ｈ）は、全てのフレームで“０”とな
る。従って、出力ＰＷＭ8/14からは、６ビットＤ−Ａ変
換回路(1)の出力ＰＷＭ６が１フレームから２８フレー
ムまで各々出力される。また、８ビットデータが「０１
Ｈ」であるときには、出力ＰＯは１２８フレーム（「０
１１１１１１１」を検出するゲートのため）だけ“１”
となるパルスとなり、１２８フレームに於いて、一致パ
ルスＤＥがＯＲゲート(21)及びＡＮＤゲート(22)を介し
てＤ−ＦＦ(23)に印加され、クロックパルスＣＬの一周
期分だけ遅延されてＯＲゲート(26)に印加される。他え
ば、６ビットのデータが「００Ｈ」、「０１Ｈ」、「０
２Ｈ」の場合には、１２８フレームの期間だけ、一致パ
ルスＤＥがＡＮＤ(22)から出力され、ＡＮＤ２２（００
０１Ｈ）、ＡＮＤ２２（０１０１Ｈ）、ＡＮＤ２２（０
２０１Ｈ）に示されるパルスとなり、ＰＯ′には１クロ
ックパルスＣＬ分だけ遅延されたパルスが現れる。従っ
て、１２８フレームでは出力ＰＷＭ６の“１”のパルス
が立ち下がった直後に、クロックパルスＣＬの一周期分
のパルスが加算されることになる。
同様に８ビットデータが「１」増加する毎に、出力ＰＯ
が“１”となるフレームが１個増加し、８ビットデータ
が「ＦＦＨ」（１１１１１１１１）になると、ＰＷＭ回
路(19)は８ビットカウンタ(18)の計数値が「ＸＸＸＸＸ
ＸＸ０」を検出することから、ＰＯが出力されないのは
２５６フレームだけとなる。このように順次増加した各
フレームに於いて一致パルスＤＥの遅延したパルスが６
ビットＤ−Ａ変換回路(1)の出力ＰＷＭ６のパルス出力
に加算される。以上の動作により、１４ビットデジタル
データに対応するパルス幅のＰＷＭ波形が出力ＰＷＭ８
／１４から出力される。
が“１”となるフレームが１個増加し、８ビットデータ
が「ＦＦＨ」（１１１１１１１１）になると、ＰＷＭ回
路(19)は８ビットカウンタ(18)の計数値が「ＸＸＸＸＸ
ＸＸ０」を検出することから、ＰＯが出力されないのは
２５６フレームだけとなる。このように順次増加した各
フレームに於いて一致パルスＤＥの遅延したパルスが６
ビットＤ−Ａ変換回路(1)の出力ＰＷＭ６のパルス出力
に加算される。以上の動作により、１４ビットデジタル
データに対応するパルス幅のＰＷＭ波形が出力ＰＷＭ８
／１４から出力される。
制御信号ＣＨが“０”の場合には、６ビットＤ−Ａ変換
回路(1)と８ビットＤ−Ａ変換回路(2)は独立して動作す
る。特に８ビットＤ−Ａ変換回路(2)は、クロックパル
スＣＬの１周期が１フレームなり、２５６フレームの期
間が変換期間となるため、８ビットレジスタ(18)に設定
された８ビットデータが示す数のフレームが“１”とな
ることによって変換が行われる。
回路(1)と８ビットＤ−Ａ変換回路(2)は独立して動作す
る。特に８ビットＤ−Ａ変換回路(2)は、クロックパル
スＣＬの１周期が１フレームなり、２５６フレームの期
間が変換期間となるため、８ビットレジスタ(18)に設定
された８ビットデータが示す数のフレームが“１”とな
ることによって変換が行われる。
(ト) 発明の効果 上述の如く本発明によれば、８ビットのＤ−Ａ変換回路
と６ビットのＤ−Ａ変換回路を備えたものに於いて、素
子数が少なくて構成できる合成回路を追加するだけで、
１４ビットのＤ−Ａ変換も行うことが可能となり、半導
体チップ上に占める面積を広げることなく、多数の分解
能を有するＤ−Ａ変換回路が実現できる。特に、ワンチ
ップマイクロコンピュータに本発明のＤ−Ａ変換回路を
内蔵した場合には、その効果は顕著である。
と６ビットのＤ−Ａ変換回路を備えたものに於いて、素
子数が少なくて構成できる合成回路を追加するだけで、
１４ビットのＤ−Ａ変換も行うことが可能となり、半導
体チップ上に占める面積を広げることなく、多数の分解
能を有するＤ−Ａ変換回路が実現できる。特に、ワンチ
ップマイクロコンピュータに本発明のＤ−Ａ変換回路を
内蔵した場合には、その効果は顕著である。
第１図は本発明の実施例を示すブロック図、第２図第１
図に示された実施例の動作を示す波形図である。 主な図番の説明 (1)……６ビットＤ−Ａ変換回路、(2)……８ビットＤ−
Ａ変換回路、(3)……切換回路、(4)……合成回路、(6)
……データバス。
図に示された実施例の動作を示す波形図である。 主な図番の説明 (1)……６ビットＤ−Ａ変換回路、(2)……８ビットＤ−
Ａ変換回路、(3)……切換回路、(4)……合成回路、(6)
……データバス。
Claims (1)
- 【請求項１】ｍビットのデジタルデータを入力し、クロ
ックパルスの計数に基づいて前記デジタルデータに対応
するパルス幅あるいはパルス数のパルスを出力するｍビ
ットＤ−Ａ変換回路と、ｎビットのデジタルデータを入
力し、前記クロックパルスの計数により入力されたデジ
タルデータに対応するパルス幅あるいはパルス数のパル
スを出力するｎビットＤ−Ａ変換回路とを備えたＤ−Ａ
変換回路において、 ｍ＋ｎビットのＤ−Ａ変換回路を構成するための制御信
号に基づいて、前記クロックパルスと、前記ｍビットＤ
−Ａ変換回路が計数するために前記ｎビットＤ−Ａ変換
回路が前記クロックパルスを計数することによって出力
されるキャリーとを切換えて前記ｍビットＤ−Ａ変換回
路に印加する切換え回路と、 前記制御信号に基づいて、前記ｍビットＤ−Ａ変換回路
のパルス出力を出力する動作と前記ｎビットＤ−Ａ変換
回路のパルス出力に前記ｍビットＤ−Ａ変換回路のパル
ス出力に応じて最小ビットに相当するパルスを加算する
動作が切換えられる合成回路とを設け、 ｍ＋ｎビットのＤ−Ａ変換を行うことを特徴とするＤ−
Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084825A JPH0616590B2 (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084825A JPH0616590B2 (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242422A JPS61242422A (ja) | 1986-10-28 |
| JPH0616590B2 true JPH0616590B2 (ja) | 1994-03-02 |
Family
ID=13841532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084825A Expired - Lifetime JPH0616590B2 (ja) | 1985-04-19 | 1985-04-19 | Ｄ−ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616590B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136028A (en) * | 1980-03-27 | 1981-10-23 | Toshiba Corp | D-a converter |
-
1985
- 1985-04-19 JP JP60084825A patent/JPH0616590B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242422A (ja) | 1986-10-28 |
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