JPH0617252U - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0617252U
JPH0617252U JP5946492U JP5946492U JPH0617252U JP H0617252 U JPH0617252 U JP H0617252U JP 5946492 U JP5946492 U JP 5946492U JP 5946492 U JP5946492 U JP 5946492U JP H0617252 U JPH0617252 U JP H0617252U
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
lead frame
die bonding
semiconductor chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5946492U
Other languages
English (en)
Inventor
勝市 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Faurecia Clarion Electronics Co Ltd
Original Assignee
Clarion Co Ltd
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Filing date
Publication date
Application filed by Clarion Co Ltd filed Critical Clarion Co Ltd
Priority to JP5946492U priority Critical patent/JPH0617252U/ja
Publication of JPH0617252U publication Critical patent/JPH0617252U/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 １つのリードフレームに複数個の半導体チッ
プを、従来技術の延長上で簡単容易に収容可能な半導体
装置を提供する。 【構成】 リードフレームａを折れ線ｆから２つに折り
曲げ可能に形成し、折れ線を境にした両側に、それぞれ
１つおきにリード端子を有するダイボンディングエリア
ｂ，ｃを設け、各ダイボンディングエリアに半導体チッ
プｄ，ｅを搭載し、ワイヤボンディングしたあと、リー
ドフレームａを折れ線ｆから折り曲げ、ダイボンディン
グエリアｂ，ｃの裏側を重ね合わせ、余分なリードを切
り落とし、封止樹脂でモールドして、半導体装置の完成
となる。 【効果】 高機能化のために半導体チップを複数個必要
とする半導体装置を低コストで実現できる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、リードフレームに半導体チップを搭載する構造の半導体装置の改良 に関する。
【０００２】
【従来の技術】
従来、１つのリードフレームには１つの半導体チップが搭載されているが、通 常、高速動作が要求されるアナログ回路にはバイポーラプロセス、高集積・低消 費電力が要求されるデジタル回路にはＭＯＳプロセス等の１つのチップに１つの プロセスにより作られる。 近年、バイポーラとＭＯＳの２つのプロセスを１つのチップに組み込んだＢｉ −ＣＭＯＳ技術の開発研究が盛んに行なわれている。
【０００３】
【考案が解決しようとする課題】
近時、集積回路の高機能化に伴い、１つの半導体装置の中に異なるプロセスを 持つ特徴の活用が望まれている。 また、回路規模の大型化に伴い、チップ面積は増加の傾向にある。チップ面積 には、ウエハ径と不良率等の兼ね合いから、コスト的に適正な面積があり、場合 により回路の分割により半導体チップの複数化を考える必要がある。 それは、２つの異なるプロセスの集合であるために、半導体チップサイズの大 型化と、プロセス工程の複雑化によるコストアップを招くことになる。また、回 路的にもプロセス間の干渉など、新たな技術の必要性が発生する。
【０００４】
【考案の目的】
本考案は、異なるプロセスのチップを従来技術の延長上で、かつ安価に１つの 半導体装置内に収容することができ、また回路規模の増加によりチップの分割が 必要である場合、２つの異なるチップを１つの半導体内に収容することができる 半導体装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本考案による半導体装置は、１つのリードフレーム内の所定の折れ線を境にし た、それぞれリード端子を有している２つのダイボンディングエリアに異なる種 類の半導体素子を形成し、前記折れ線から折り曲げて前記ダイボンディングエリ アの裏側が重ね合わされる構成を要旨としている。
【０００６】
【作用】
上記のように、１つのリードフレーム内にそれぞれ交互にリードをもつ２つの ダイボンディングエリアを持ち、ワイヤーボンディング後、リードフレームを折 れ線で折り曲げることにより、表裏に２つの独立した半導体チップを持つ１つの 半導体装置が構成される。
【０００７】
【実施例】
図１〜図４に、本考案の一実施例を示す。 図１において、ａはリードフレームであり、折れ線ｆから２つに折り曲げ可能 になっている。この折れ線ｆを境にした両側に、それぞれ１つおきにリード端子 を有するダイボンディングエリアｂ，ｃがあり、各ダイボンディングエリアｂ， ｃに半導体チップｄ，ｅが搭載され、ワイヤボンディングされている。
【０００８】 そこで、前記リードフレームａを折れ線ｆから２つに折り曲げる。図２に、折 り曲げ時の途中の状態を示し、図３に、完全に折り曲げた状態を示している。こ の折り曲げにより、２つのダイボンディングエリアｂ，ｃは裏側が重ね合わされ 、同時にリードは交互に並ぶことになる。このあと、図４に示すように、封止樹 脂ｇでモールドされ、余分なリードフレームは切り落とされ、半導体装置の完成 となる。
【０００９】 図５は、異なるプロセスの２つの半導体チップを異なる半導体装置に構成した 例である。
【００１０】 図６は、１つのボンディングエリアにプロセスの異なる半導体チップを混在し た例である。
【００１１】 図７は、リードを異なる一方に集めた例である。
【００１２】
【考案の効果】
本考案によれば、高機能化のために半導体チップを複数個必要とする半導体装 置が容易に得られる。 すなわち、異なるプロセスを組み合わせることにより、各々の特徴を活かした より高性能の半導体装置を容易に低コストで実現できる。 さらに、回路規模の増大により複数に分割された半導体チップを１つの半導体 装置に組み込むことにより、低コスト、高密度実装が実現できる。
【図面の簡単な説明】
【図１】本考案の一実施例を示す半導体装置の平面図で
ある。
【図２】リードフレームを折れ線から折り曲げる途中の
状態を示す斜視図である。
【図３】リードフレームを完全に折り曲げ、重ね合わせ
した状態の平面図である。
【図４】リードフレームおよび半導体チップを樹脂モー
ルドした状態の断面図である。
【図５】異なるプロセスの２つの半導体チップを異なる
半導体装置に構成した例の平面図である。
【図６】１つの半導体チップに異なるプロセスの混在す
る構成例の図である。
【図７】リードを異なる一方に集めた構成例による半導
体装置の平面図である。
【符号の説明】
ａ リードフレーム ｂ，ｃ ダイボンディングエリア ｄ，ｅ 半導体チップ ｆ 折れ線 ｇ 封止樹脂

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 １つのリードフレーム内の所定の折れ線
    を境にした、それぞれリード端子を有している２つのダ
    イボンディングエリアに異なる種類の半導体素子を形成
    し、前記折れ線から折り曲げて前記ダイボンディングエ
    リアの裏側が重ね合わされる構成を特徴とする半導体装
    置。
JP5946492U 1992-07-31 1992-07-31 半導体装置 Pending JPH0617252U (ja)

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JP5946492U JPH0617252U (ja) 1992-07-31 1992-07-31 半導体装置

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JP5946492U JPH0617252U (ja) 1992-07-31 1992-07-31 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294884A (ja) * 2006-03-29 2007-11-08 Sanyo Electric Co Ltd 半導体装置
JP2012195502A (ja) * 2011-03-17 2012-10-11 Yazaki Corp モジュールの端子構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294884A (ja) * 2006-03-29 2007-11-08 Sanyo Electric Co Ltd 半導体装置
JP2012195502A (ja) * 2011-03-17 2012-10-11 Yazaki Corp モジュールの端子構造

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