JPH06175967A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH06175967A JPH06175967A JP32710892A JP32710892A JPH06175967A JP H06175967 A JPH06175967 A JP H06175967A JP 32710892 A JP32710892 A JP 32710892A JP 32710892 A JP32710892 A JP 32710892A JP H06175967 A JPH06175967 A JP H06175967A
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- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 入出力装置の転送速度により、システムバス
の使用時間が多くならないようにする。 【構成】 記憶装置２−２と入出力装置間２−４間でデ
ータ転送を行うとき転送データを格納するデータバッフ
ァ部３と、このデータバッファ部と入出力装置間でデー
タの入出力を行う入出力装置信号線１１及びデータバス
７間のデータの入出力を行う憶装置側信号線７ａを設
け、記憶装置と入出力装置の間のデータをＤＭＡ制御装
置を介して行う。データバッファ部が複数のデータを格
納出来るときは、データバッファ部３の格納アドレスを
出力するバッファカウンタ４を付加する。
の使用時間が多くならないようにする。 【構成】 記憶装置２−２と入出力装置間２−４間でデ
ータ転送を行うとき転送データを格納するデータバッフ
ァ部３と、このデータバッファ部と入出力装置間でデー
タの入出力を行う入出力装置信号線１１及びデータバス
７間のデータの入出力を行う憶装置側信号線７ａを設
け、記憶装置と入出力装置の間のデータをＤＭＡ制御装
置を介して行う。データバッファ部が複数のデータを格
納出来るときは、データバッファ部３の格納アドレスを
出力するバッファカウンタ４を付加する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置におけるデ
ータ転送制御装置に関し、特に記憶装置と入出力装置間
に設けられＤＭＡ制御装置（Ｄirect Ｍemory Ａccess
制御装置）に関する。
ータ転送制御装置に関し、特に記憶装置と入出力装置間
に設けられＤＭＡ制御装置（Ｄirect Ｍemory Ａccess
制御装置）に関する。
【０００２】
【従来の技術】従来のＤＭＡ制御装置は、記憶装置のデ
ータ格納アドレスを生成するアドレスカウンタ部と、入
出力装置と記憶装置間のデータ転送回数を制御する転送
カウンタ部と、中央処理装置により制御されて記憶装置
や入出力装置に対してデータの読出し書込みのタイミン
グをとるタイミング制御部とから構成されていた。
ータ格納アドレスを生成するアドレスカウンタ部と、入
出力装置と記憶装置間のデータ転送回数を制御する転送
カウンタ部と、中央処理装置により制御されて記憶装置
や入出力装置に対してデータの読出し書込みのタイミン
グをとるタイミング制御部とから構成されていた。
【０００３】図３はこのような従来のＤＭＡ制御装置に
おけるデータ転送方法を説明する図である。中央処理装
置３−１、記憶装置３−２、ＤＭＡ制御装置３−３、入
出力装置３−４の各装置はデータバス３−５、アドレス
バス３−６、制御バス３−７に接続されている。中央処
理装置３−１はＤＭＡ制御装置３−３と入出力装置３−
４にデータバス３−５、アドレスバス３−６、制御バス
３−７を使って記憶装置格納アドレスと転送データ数を
セットして、記憶装置３−２と入出力装置３−４の間で
データ転送を起動する。入出力装置３−４がデータ転送
可能になるとデータ転送要求信号線３−８を有効にして
ＤＭＡ制御装置３−３に通知し、ＤＭＡ制御装置３−３
はバス使用要求信号線３−１０を有効にして中央処理装
置３−１に通知する。
おけるデータ転送方法を説明する図である。中央処理装
置３−１、記憶装置３−２、ＤＭＡ制御装置３−３、入
出力装置３−４の各装置はデータバス３−５、アドレス
バス３−６、制御バス３−７に接続されている。中央処
理装置３−１はＤＭＡ制御装置３−３と入出力装置３−
４にデータバス３−５、アドレスバス３−６、制御バス
３−７を使って記憶装置格納アドレスと転送データ数を
セットして、記憶装置３−２と入出力装置３−４の間で
データ転送を起動する。入出力装置３−４がデータ転送
可能になるとデータ転送要求信号線３−８を有効にして
ＤＭＡ制御装置３−３に通知し、ＤＭＡ制御装置３−３
はバス使用要求信号線３−１０を有効にして中央処理装
置３−１に通知する。
【０００４】ＤＭＡ制御装置３−３は中央処理装置３−
１がバス使用許可信号線３−１１を有効にすると、デー
タ転送許可信号線３−９を有効にして、制御バス３−７
のリードまたはライト信号を記憶装置３−２と入出力装
置３−４へ出力しデータ転送を実行する。転送データは
データバス３−５を通って転送される。ここで入出力装
置３−４からリードまたはライト信号線の延長を要求す
るウエイト信号線３−１２を有効にすると、ＤＭＡ制御
装置３−３は制御バス３−７のリードまたはライト信号
を延長して転送タイミングを長くする。入出力装置３−
４が連続してデータ転送出来る状態でないとデータ転送
要求信号線３−８が無効になり、ＤＭＡ制御装置３−３
はバス使用要求信号線３−１０を無効にしてデータ転送
を完了する。
１がバス使用許可信号線３−１１を有効にすると、デー
タ転送許可信号線３−９を有効にして、制御バス３−７
のリードまたはライト信号を記憶装置３−２と入出力装
置３−４へ出力しデータ転送を実行する。転送データは
データバス３−５を通って転送される。ここで入出力装
置３−４からリードまたはライト信号線の延長を要求す
るウエイト信号線３−１２を有効にすると、ＤＭＡ制御
装置３−３は制御バス３−７のリードまたはライト信号
を延長して転送タイミングを長くする。入出力装置３−
４が連続してデータ転送出来る状態でないとデータ転送
要求信号線３−８が無効になり、ＤＭＡ制御装置３−３
はバス使用要求信号線３−１０を無効にしてデータ転送
を完了する。
【０００５】
【発明が解決しようとする課題】低速の入出力装置が高
速の記憶装置とデータ転送する場合、低速の入出力装置
のリード、ライトタイミングに合わせるためリードまた
はライト信号を延長して転送タイミングを長くしたり、
１回のデータ転送ごとにシステムバスの使用要求を行う
必要があった。そのためシステムバスの使用時間が長く
なるという問題点があった。
速の記憶装置とデータ転送する場合、低速の入出力装置
のリード、ライトタイミングに合わせるためリードまた
はライト信号を延長して転送タイミングを長くしたり、
１回のデータ転送ごとにシステムバスの使用要求を行う
必要があった。そのためシステムバスの使用時間が長く
なるという問題点があった。
【０００６】
【課題を解決するための手段】本発明のＤＭＡ制御装置
は、中央処理装置の制御の下に入出力装置と記憶装置間
のデータ転送を制御するためのデータ転送制御置であっ
て、アドレスバスに接続され前記記憶装置のデータ格納
アドレスを生成するアドレスカウンタ部と、データバス
に接続され入出力装置と記憶装置間のデータ転送回数を
制御する転送カウンタ部と前記中央処理装置によって制
御され、前記記憶部、入出力装置、アドレスカウンタ
部、及び転送カウンタ部のタイミングを制御するタイミ
ング制御部とを有するＤＭＡ制御装置において、データ
転送すべきデータを格納可能で、前記タイミング制御部
によりタイミングを取られてデータの入出力を行うデ−
タバッファ部と、該データバッファ部と前記データバス
の間を接続し、前記憶装置間との間でデータの入出力を
可能とする記憶装置側信号線と、前記データバッファ部
と前記入出力装置の間を接続し、該入出力装置との間で
テータの入出力を可能とする入出力装置側信号線とを含
むことを特徴とする。
は、中央処理装置の制御の下に入出力装置と記憶装置間
のデータ転送を制御するためのデータ転送制御置であっ
て、アドレスバスに接続され前記記憶装置のデータ格納
アドレスを生成するアドレスカウンタ部と、データバス
に接続され入出力装置と記憶装置間のデータ転送回数を
制御する転送カウンタ部と前記中央処理装置によって制
御され、前記記憶部、入出力装置、アドレスカウンタ
部、及び転送カウンタ部のタイミングを制御するタイミ
ング制御部とを有するＤＭＡ制御装置において、データ
転送すべきデータを格納可能で、前記タイミング制御部
によりタイミングを取られてデータの入出力を行うデ−
タバッファ部と、該データバッファ部と前記データバス
の間を接続し、前記憶装置間との間でデータの入出力を
可能とする記憶装置側信号線と、前記データバッファ部
と前記入出力装置の間を接続し、該入出力装置との間で
テータの入出力を可能とする入出力装置側信号線とを含
むことを特徴とする。
【０００７】また本発明のＭＡ制御装置は、上記の構成
に於いて、前記データバッファ部が複数のデータを格納
できるデータバッファである場合、更に、前記タイミン
グ制御部のタイミングにより制御されて該データバッフ
ァ部のアドレスを生成するバッファカウンタ部を付加し
て成ることを特徴とする。
に於いて、前記データバッファ部が複数のデータを格納
できるデータバッファである場合、更に、前記タイミン
グ制御部のタイミングにより制御されて該データバッフ
ァ部のアドレスを生成するバッファカウンタ部を付加し
て成ることを特徴とする。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の内部ブロック図、図２は
各装置の接続図である。
る。図１は本発明の一実施例の内部ブロック図、図２は
各装置の接続図である。
【０００９】図２を用いてデータ転送方法の概略を説明
すると、中央処理装置２−１、記憶装置２−２、ＤＭＡ
制御装置２−３はデータバス２−５、アドレスバス２−
６、制御バス２−７に接続され、入出力装置２−４はＤ
ＭＡ制御装置２−３に接続されている。中央処理装置２
−１はＤＭＡ制御装置２−３と入出力装置２−４にデー
タバス２−５、アドレスバス２−６、制御バス２−７を
使って記憶装置格納アドレスと転送データ数をセットし
て、記憶装置２−２と入出力装置２−４間のデータ転送
を起動する。入出力装置２−４から記憶装置２−２への
データ転送の場合、入出力装置２−４がデータ転送可能
になるとデータ転送要求信号線２−８を有効にしてＤＭ
Ａ制御装置２−３に通知する。
すると、中央処理装置２−１、記憶装置２−２、ＤＭＡ
制御装置２−３はデータバス２−５、アドレスバス２−
６、制御バス２−７に接続され、入出力装置２−４はＤ
ＭＡ制御装置２−３に接続されている。中央処理装置２
−１はＤＭＡ制御装置２−３と入出力装置２−４にデー
タバス２−５、アドレスバス２−６、制御バス２−７を
使って記憶装置格納アドレスと転送データ数をセットし
て、記憶装置２−２と入出力装置２−４間のデータ転送
を起動する。入出力装置２−４から記憶装置２−２への
データ転送の場合、入出力装置２−４がデータ転送可能
になるとデータ転送要求信号線２−８を有効にしてＤＭ
Ａ制御装置２−３に通知する。
【００１０】ＤＭＡ制御装置２−３はデータ転送許可信
号線２−９を有効にして、入出力装置リード信号線２−
１４を入出力装置２−４へ出力しデータ転送を実行す
る。転送データはデータ信号線２−１３で入出力装置２
−４からＤＭＡ制御装置２−３へ転送される。ここで入
出力装置２−４からリード及びライト信号の延長を要求
するウエイト信号線２−１２を有効にすると、ＤＭＡ制
御装置２−３は入出力装置リード信号線２−１４を延長
して転送タイミングを長くする。入出力装置２−４とＤ
ＭＡ制御装置２−３の間で数回データ転送を実行して転
送データを蓄えると、ＤＭＡ制御装置２−３はバス使用
要求信号線２−１０を有効にする。中央処理装置２−１
がバス使用許可信号線２−１１を有効にすると、ＤＭＡ
制御装置２−３はアドレスバス２−６に記憶装置の格納
アドレス、データバス２−５に転送データを出力し、制
御バス２−７のライト信号を有効にして記憶装置２−２
へ蓄えた転送データを連続してデータ転送を行う。
号線２−９を有効にして、入出力装置リード信号線２−
１４を入出力装置２−４へ出力しデータ転送を実行す
る。転送データはデータ信号線２−１３で入出力装置２
−４からＤＭＡ制御装置２−３へ転送される。ここで入
出力装置２−４からリード及びライト信号の延長を要求
するウエイト信号線２−１２を有効にすると、ＤＭＡ制
御装置２−３は入出力装置リード信号線２−１４を延長
して転送タイミングを長くする。入出力装置２−４とＤ
ＭＡ制御装置２−３の間で数回データ転送を実行して転
送データを蓄えると、ＤＭＡ制御装置２−３はバス使用
要求信号線２−１０を有効にする。中央処理装置２−１
がバス使用許可信号線２−１１を有効にすると、ＤＭＡ
制御装置２−３はアドレスバス２−６に記憶装置の格納
アドレス、データバス２−５に転送データを出力し、制
御バス２−７のライト信号を有効にして記憶装置２−２
へ蓄えた転送データを連続してデータ転送を行う。
【００１１】次に図１及び図２を用いてＤＭＡ制御装置
の内部動作を説明する。データバッファ部３の容量が１
０バイト、転送データ数１８バイト、先頭アドレス０番
地で、入出力装置２−４から記憶装置２−２へのデータ
転送を例に取って説明する。まず、アドレスカウンタ部
１に先頭アドレス番地０をアドレスバス信号線６から格
納する。次に転送カウンタ部２に転送データ数１８をデ
ータバス信号線７から格納する。入出力装置２−４から
データバッファ部３へのデータ転送は、入出力装置２−
４がデータ転送要求信号線１９を有効にすると開始す
る。タイミング制御部５は、(a) データ転送許可信号線
２０と入出力装置リード信号線２１を有効にして、入出
力装置より転送データを入出力装置側信号線１１へ読み
出し、(b)バッファライト信号線１２を有効にして、入
出力装置側信号線１１の転送データをデータバッファ部
３のバッファアドレス信号線１４の値に対応する場所へ
格納し、(c) バッファカウント信号線１３を有効にして
バッファカウンタ部４の値を１加算し、(d) 転送カウン
ト信号線９を有効にして転送カウンタ部２の値を１減算
する。以上(a) 〜(d) の動作を計１０回実行し、バッフ
ァカウンタ部４の値が１０，転送カウンタ部２の値が８
になったところで入出力装置２−４からデータバッファ
部２のデータ転送を一時中断し、タイミング制御部５は
中央処理装置２−１へバス使用要求信号線１５を有効に
する。
の内部動作を説明する。データバッファ部３の容量が１
０バイト、転送データ数１８バイト、先頭アドレス０番
地で、入出力装置２−４から記憶装置２−２へのデータ
転送を例に取って説明する。まず、アドレスカウンタ部
１に先頭アドレス番地０をアドレスバス信号線６から格
納する。次に転送カウンタ部２に転送データ数１８をデ
ータバス信号線７から格納する。入出力装置２−４から
データバッファ部３へのデータ転送は、入出力装置２−
４がデータ転送要求信号線１９を有効にすると開始す
る。タイミング制御部５は、(a) データ転送許可信号線
２０と入出力装置リード信号線２１を有効にして、入出
力装置より転送データを入出力装置側信号線１１へ読み
出し、(b)バッファライト信号線１２を有効にして、入
出力装置側信号線１１の転送データをデータバッファ部
３のバッファアドレス信号線１４の値に対応する場所へ
格納し、(c) バッファカウント信号線１３を有効にして
バッファカウンタ部４の値を１加算し、(d) 転送カウン
ト信号線９を有効にして転送カウンタ部２の値を１減算
する。以上(a) 〜(d) の動作を計１０回実行し、バッフ
ァカウンタ部４の値が１０，転送カウンタ部２の値が８
になったところで入出力装置２−４からデータバッファ
部２のデータ転送を一時中断し、タイミング制御部５は
中央処理装置２−１へバス使用要求信号線１５を有効に
する。
【００１２】中央処理装置がバス使用許可信号線１６を
有効にすると、データバッファ部３から記憶装置へのデ
ータ転送を開始する。実行手順は、(e) バッファカウン
ト信号線１３を有効にして、バッファカウンタ部４の値
を０にし、(f) アドレスカウンタ部１よりアドレスバス
信号線６へ記憶装置のデータ格納番地０を出力し、(g)
データバッファ部３より記憶装置側信号線７ａを介して
データバス信号線７へ転送データを出力し、(h) タイミ
ング制御部５は記憶装置ライト信号線１８を有効にし、
(i) データ転送後、アドレスカウント信号線８を有効に
してアドレスカウンタ部１の値を１加算し、(j) バッフ
ァカウント信号線１３を有効にしてバッファカウンタ部
４の値を１加算する。以上の(e) −(j) の動作を計連続
１０回実行すると、データバッファ部３から記憶装置へ
のデータ転送を一時終了する。
有効にすると、データバッファ部３から記憶装置へのデ
ータ転送を開始する。実行手順は、(e) バッファカウン
ト信号線１３を有効にして、バッファカウンタ部４の値
を０にし、(f) アドレスカウンタ部１よりアドレスバス
信号線６へ記憶装置のデータ格納番地０を出力し、(g)
データバッファ部３より記憶装置側信号線７ａを介して
データバス信号線７へ転送データを出力し、(h) タイミ
ング制御部５は記憶装置ライト信号線１８を有効にし、
(i) データ転送後、アドレスカウント信号線８を有効に
してアドレスカウンタ部１の値を１加算し、(j) バッフ
ァカウント信号線１３を有効にしてバッファカウンタ部
４の値を１加算する。以上の(e) −(j) の動作を計連続
１０回実行すると、データバッファ部３から記憶装置へ
のデータ転送を一時終了する。
【００１３】残り８バイトのデータ転送は、アドレスカ
ウンタ１の値１０、転送カウンタ２の値８から開始さ
れ、入出力装置からデータバッファ部３へのデータ転送
は前記(a) −(e) の動作を８回実行したところで転送カ
ウンタ２の値は０になり、転送終了信号線１０が有効に
なる。タイミング制御部５は入出力装置からデータバッ
ファ部３へのデータ転送を終了させ、バス使用許可要求
信号線１５を有効にする。バス使用許可信号線１６が有
効になるとデータバッファ部３から記憶装置へデータ転
送を開始させ、前記(f) −(j) の動作を連続８回実行し
たところで全てのデータ転送は終了する。このときのア
ドレスカウンタ部１の値は１８、転送カウンタ部２の値
は０である。
ウンタ１の値１０、転送カウンタ２の値８から開始さ
れ、入出力装置からデータバッファ部３へのデータ転送
は前記(a) −(e) の動作を８回実行したところで転送カ
ウンタ２の値は０になり、転送終了信号線１０が有効に
なる。タイミング制御部５は入出力装置からデータバッ
ファ部３へのデータ転送を終了させ、バス使用許可要求
信号線１５を有効にする。バス使用許可信号線１６が有
効になるとデータバッファ部３から記憶装置へデータ転
送を開始させ、前記(f) −(j) の動作を連続８回実行し
たところで全てのデータ転送は終了する。このときのア
ドレスカウンタ部１の値は１８、転送カウンタ部２の値
は０である。
【００１４】上記の実施例においては、データバッファ
部３の容量が１０バイト分の複数のデータを格納出来る
場合に就いて説明したが、例えばパソコンのように１バ
イトの転送を実行出来る場合は、データバッファ部３と
して１バイト分の容量を持つものを用意すれば良く、そ
れと同時にバッファカウンタ部４は不要になる。
部３の容量が１０バイト分の複数のデータを格納出来る
場合に就いて説明したが、例えばパソコンのように１バ
イトの転送を実行出来る場合は、データバッファ部３と
して１バイト分の容量を持つものを用意すれば良く、そ
れと同時にバッファカウンタ部４は不要になる。
【００１５】
【発明の効果】以上説明したように本発明は、入出力装
置側データ信号線と転送データを格納するデータバッフ
ァ部を有することで、入出力装置がＤＭＡ制御装置に直
接接続できるため、入出力装置のデータ転送速度が遅く
ても記憶装置の側のリードまたはライト信号を延長する
こともなく、また、転送データをデータバッファに格納
し、１回のバス使用要求でデータバッファ分の転送デー
タを連続して記憶装置間で転送することで、システムバ
ス使用時間を少なくすることができる。
置側データ信号線と転送データを格納するデータバッフ
ァ部を有することで、入出力装置がＤＭＡ制御装置に直
接接続できるため、入出力装置のデータ転送速度が遅く
ても記憶装置の側のリードまたはライト信号を延長する
こともなく、また、転送データをデータバッファに格納
し、１回のバス使用要求でデータバッファ分の転送デー
タを連続して記憶装置間で転送することで、システムバ
ス使用時間を少なくすることができる。
【図１】本発明の一実施例のブロック図。
【図２】本発明の各装置の接続図。
【図３】従来の各装置の接続図。
１ アドレスカウンタ部 ２ 転送カウンタ部 ３ データバッファ部 ４ バッファカウンタ部 ５ タイミング制御部 ６ アドレスバス信号線 ７ データバス信号線 ７ａ 記憶装置側信号線 ８ アドレスカウント信号線 ９ 転送カウント信号線 １０ 転送終了信号線 １１ 入出力装置側信号線 １２ バッファライト信号線 １３ バッファカウント信号線 １４ バッファアドレス信号線 １５ バス使用要求信号線 １６ バス使用許可信号線 １７ 記憶装置リード信号線 １８ 記憶装置ライト信号線 １９ データ転送要求信号線 ２０ データ転送許可信号線 ２１ 入出力装置リード信号線 ２２ 入出力装置ライト信号線 ２−１ 中央処理装置 ２−２ 記憶装置 ２−３ ＤＭＡ制御装置 ２−４ 入出力装置 ２−５ データバス ２−６ アドレスバス ２−７ 制御バス ２−８ 転送要求信号線 ２−９ 転送許可信号線 ２−１０ バス使用要求信号線 ２−１１ バス使用許可信号線 ２−１２ ウエイト信号線 ２−１３ データ信号線 ２−１４ 入出力装置リード信号線 ３−１ 中央処理装置 ３−２ 記憶装置 ３−３ ＤＭＡ制御装置 ３−４ 入出力装置 ３−５ データバス ３−６ アドレスバス ３−７ 制御バス ３−８ 転送要求信号線 ３−９ 転送許可信号線 ３−１０ バス使用要求信号線 ３−１１ バス使用許可信号線 ３−１２ ウエイト信号線
Claims (2)
- 【請求項１】 中央処理装置の制御の下に入出力装置と
記憶装置間のデータ転送を制御するためのデータ転送制
御置であって、アドレスバスに接続され前記記憶装置の
データ格納アドレスを生成するアドレスカウンタ部と、
データバスに接続され入出力装置と記憶装置間のデータ
転送回数を制御する転送カウンタ部と、前記中央処理装
置によって制御され、前記記憶部、入出力装置、アドレ
スカウンタ部、及び転送カウンタ部のタイミングを制御
するタイミング制御部とを有するＤＭＡ制御装置におい
て、 データ転送すべきデータを格納可能で、前記タイミング
制御部によりタイミングを取られてデータの入出力を行
うデ−タバッファ部と、該データバッファ部と前記デー
タバスの間を接続し、前記憶装置間との間でデータの入
出力を可能とする記憶装置側信号線と、前記データバッ
ファ部と前記入出力装置の間を接続し、該入出力装置と
の間でテータの入出力を可能とする入出力装置側信号線
とを含むことを特徴とするＤＭＡ制御装置。 - 【請求項２】 前記データバッファ部が複数のデータを
格納できるデータバッファである場合、更に、前記タイ
ミング制御部のタイミングにより制御されて該データバ
ッファ部のアドレスを生成するバッファカウンタ部を付
加して成ることを特徴とする、請求項１記載のＤＭＡ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710892A JPH06175967A (ja) | 1992-12-08 | 1992-12-08 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710892A JPH06175967A (ja) | 1992-12-08 | 1992-12-08 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175967A true JPH06175967A (ja) | 1994-06-24 |
Family
ID=18195388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32710892A Withdrawn JPH06175967A (ja) | 1992-12-08 | 1992-12-08 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175967A (ja) |
-
1992
- 1992-12-08 JP JP32710892A patent/JPH06175967A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |