JPH06177257A - 半導体素子の多層配線形成方法 - Google Patents
半導体素子の多層配線形成方法Info
- Publication number
- JPH06177257A JPH06177257A JP32647292A JP32647292A JPH06177257A JP H06177257 A JPH06177257 A JP H06177257A JP 32647292 A JP32647292 A JP 32647292A JP 32647292 A JP32647292 A JP 32647292A JP H06177257 A JPH06177257 A JP H06177257A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- hole
- substrate
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 230000015572 biosynthetic process Effects 0.000 title description 13
- 239000010410 layer Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 22
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000000460 chlorine Substances 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 3
- 229910018523 Al—S Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 塩素を含むガスを用い、ＥＣＲプラズマを発
生させて、前記ＩＣ基板にバイアスを印加させることに
より、スルーホール底部のＡｌ表面のクリーニングを行
うことにより、スルーホールの導通がとれるＴｉ／Ｔｉ
Ｎ膜を形成し、歩留まりの良い半導体素子の多層配線形
成方法を提供する。 【構成】 ＩＣ基板２１上に絶縁膜２２を形成する工程
と、この絶縁膜２２上に第１層配線２３を形成する工程
と、その上に層間絶縁膜２４を形成する工程と、その層
間絶縁膜２４にスルーホール２５を開孔する工程と、塩
素を含むガスを用い、ＥＣＲプラズマを発生させて、前
記ＩＣ基板２１にバイアスを印加させ、前記スルーホー
ル２５底部の第１層配線２３の表面をクリーニングする
工程と、前記ＩＣ基板２１のバイアスを止め、Ｔｉ膜及
び反応系ガスを添加してＴｉＮ膜を形成する工程と、そ
の後のブランケットＷ膜２８及び第２層配線２９を形成
する工程とを施すようにしたものである。
生させて、前記ＩＣ基板にバイアスを印加させることに
より、スルーホール底部のＡｌ表面のクリーニングを行
うことにより、スルーホールの導通がとれるＴｉ／Ｔｉ
Ｎ膜を形成し、歩留まりの良い半導体素子の多層配線形
成方法を提供する。 【構成】 ＩＣ基板２１上に絶縁膜２２を形成する工程
と、この絶縁膜２２上に第１層配線２３を形成する工程
と、その上に層間絶縁膜２４を形成する工程と、その層
間絶縁膜２４にスルーホール２５を開孔する工程と、塩
素を含むガスを用い、ＥＣＲプラズマを発生させて、前
記ＩＣ基板２１にバイアスを印加させ、前記スルーホー
ル２５底部の第１層配線２３の表面をクリーニングする
工程と、前記ＩＣ基板２１のバイアスを止め、Ｔｉ膜及
び反応系ガスを添加してＴｉＮ膜を形成する工程と、そ
の後のブランケットＷ膜２８及び第２層配線２９を形成
する工程とを施すようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の多層配線
形成方法に関するものである。
形成方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子の多層配線形成方法と
しては、以下に示すようなものがあった。図２はかかる
従来の半導体素子の多層配線構造を示す断面図である。
まず、ＩＣ基板１上に絶縁膜２（例えば、ＳｉＯ2 膜）
をＣＶＤ法で形成する。その後、第１層配線となるＡｌ
−Ｓｉ系合金膜３を形成し、ホトリソ、エッチングにて
パターニングする。その後、層間絶縁膜（例えば、Ｓｉ
Ｏ2 膜）４をＣＶＤ法にて形成した後に、導通をとるた
めのスルーホール５をホトリソ、エッチングを用いて開
孔し、その後、第２層配線となるＡｌ−Ｓｉ系合金膜６
をスパッタ法にて形成し、パターニングする。これによ
って、半導体素子が完成する。
しては、以下に示すようなものがあった。図２はかかる
従来の半導体素子の多層配線構造を示す断面図である。
まず、ＩＣ基板１上に絶縁膜２（例えば、ＳｉＯ2 膜）
をＣＶＤ法で形成する。その後、第１層配線となるＡｌ
−Ｓｉ系合金膜３を形成し、ホトリソ、エッチングにて
パターニングする。その後、層間絶縁膜（例えば、Ｓｉ
Ｏ2 膜）４をＣＶＤ法にて形成した後に、導通をとるた
めのスルーホール５をホトリソ、エッチングを用いて開
孔し、その後、第２層配線となるＡｌ−Ｓｉ系合金膜６
をスパッタ法にて形成し、パターニングする。これによ
って、半導体素子が完成する。
【０００３】しかしながら、集積度が増加するにつれ
て、スルーホール５の径は小さくなり、アスペクト比
（径と深さの比）が大きくなる。上記した従来の半導体
素子の多層配線の形成方法では、Ａｌ−Ｓｉ系合金膜６
のステップカバレージが悪くなり、断線をきたす。その
ためコンタクト孔内部を金属で埋め込む技術が開発され
てきている。その１つとしてブランケットＷＣＶＤ＋エ
ッチバック法を例に挙げて図３を参照しながら説明す
る。
て、スルーホール５の径は小さくなり、アスペクト比
（径と深さの比）が大きくなる。上記した従来の半導体
素子の多層配線の形成方法では、Ａｌ−Ｓｉ系合金膜６
のステップカバレージが悪くなり、断線をきたす。その
ためコンタクト孔内部を金属で埋め込む技術が開発され
てきている。その１つとしてブランケットＷＣＶＤ＋エ
ッチバック法を例に挙げて図３を参照しながら説明す
る。
【０００４】まず、図３（ａ）に示すように、ＩＣ基板
１１上に先程と同様に絶縁膜１２、第１層配線となるＡ
ｌ−Ｓｉ系合金膜１３を形成した後、層間絶縁膜１４
（例えば、ＳｉＯ2 膜）をＣＶＤ法にて形成し、スルー
ホール１５を形成する。次いで、図３（ｂ）に示すよう
に、密着層１７（例えば、ＴｉＮ／Ｔｉ膜）をスパッタ
法で形成する。その場合、スルーホール１５のＡｌ−Ｓ
ｉ系合金膜１３の表面には自然酸化膜１６が残る。
１１上に先程と同様に絶縁膜１２、第１層配線となるＡ
ｌ−Ｓｉ系合金膜１３を形成した後、層間絶縁膜１４
（例えば、ＳｉＯ2 膜）をＣＶＤ法にて形成し、スルー
ホール１５を形成する。次いで、図３（ｂ）に示すよう
に、密着層１７（例えば、ＴｉＮ／Ｔｉ膜）をスパッタ
法で形成する。その場合、スルーホール１５のＡｌ−Ｓ
ｉ系合金膜１３の表面には自然酸化膜１６が残る。
【０００５】次いで、図３（ｃ）に示すように、ブラン
ケットＷ膜１８をＣＶＤ法でスルーホール１５の半径よ
りも厚い膜厚で形成した後、エッチバック法を行い、絶
縁膜１４とスルーホール１５内のブランケットＷ膜１８
との段差が生じない程度までエッチバックする。その
後、図３（ｄ）に示すように、第２層配線となるＡｌ−
Ｓｉ系合金膜１９をスパッタ法で形成し、パターニング
する。
ケットＷ膜１８をＣＶＤ法でスルーホール１５の半径よ
りも厚い膜厚で形成した後、エッチバック法を行い、絶
縁膜１４とスルーホール１５内のブランケットＷ膜１８
との段差が生じない程度までエッチバックする。その
後、図３（ｄ）に示すように、第２層配線となるＡｌ−
Ｓｉ系合金膜１９をスパッタ法で形成し、パターニング
する。
【０００６】このような方法によれば、スルーホール内
を金属で埋め込めるため、ステップカバレージの悪化に
よる断線を防ぐことができる配線構造が得られる。
を金属で埋め込めるため、ステップカバレージの悪化に
よる断線を防ぐことができる配線構造が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、さらに
スルーホールのアスペクト比が大きくなると、ブランケ
ットＷ膜の密着層に用いるスパッタ法によるＴｉ／Ｔｉ
Ｎ膜が、スルーホール底部につかなくなり、スルーホー
ル内部はＷで埋め込まれていても、スルーホール抵抗が
極めて上昇してしまう問題がある。また、スルーホール
径が小さくなると、スルーホール底部のＡｌ表面の自然
酸化膜を除去するためのＡｒ逆スパッタクリーニングを
行なっても、スルーホール側壁部のＳｉＯ2 膜がＡｌ表
面に再付着される等の問題で導通がとれなくなる。
スルーホールのアスペクト比が大きくなると、ブランケ
ットＷ膜の密着層に用いるスパッタ法によるＴｉ／Ｔｉ
Ｎ膜が、スルーホール底部につかなくなり、スルーホー
ル内部はＷで埋め込まれていても、スルーホール抵抗が
極めて上昇してしまう問題がある。また、スルーホール
径が小さくなると、スルーホール底部のＡｌ表面の自然
酸化膜を除去するためのＡｒ逆スパッタクリーニングを
行なっても、スルーホール側壁部のＳｉＯ2 膜がＡｌ表
面に再付着される等の問題で導通がとれなくなる。
【０００８】本発明は、以上述べたスルーホールのアス
ペクト比が大きくなると密着層が入らなくなり、コンタ
クト抵抗が増大することと、スルーホール底部のＡｌ表
面が十分クリーニングできない問題点を除去するため、
塩素を含むガスを用い、ＥＣＲプラズマを発生させて、
前記ＩＣ基板にバイアスを印加させることにより、スル
ーホール底部のＡｌ表面のクリーニングを行うことによ
り、スルーホールの導通がとれるＴｉ／ＴｉＮ膜を形成
し、歩留まりの良い半導体素子の多層配線形成方法を提
供することを目的とする。
ペクト比が大きくなると密着層が入らなくなり、コンタ
クト抵抗が増大することと、スルーホール底部のＡｌ表
面が十分クリーニングできない問題点を除去するため、
塩素を含むガスを用い、ＥＣＲプラズマを発生させて、
前記ＩＣ基板にバイアスを印加させることにより、スル
ーホール底部のＡｌ表面のクリーニングを行うことによ
り、スルーホールの導通がとれるＴｉ／ＴｉＮ膜を形成
し、歩留まりの良い半導体素子の多層配線形成方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＩＣ基板上に絶縁膜を形成する工程と、
該絶縁膜上に下層配線を形成する工程と、その上に層間
絶縁膜を形成する工程と、該層間絶縁膜にスルーホール
を開孔する工程と、塩素を含むガスを用い、ＥＣＲプラ
ズマを発生させて、前記ＩＣ基板にバイアスを印加さ
せ、前記スルーホール底部の下層配線の表面をクリーニ
ングする工程と、前記ＩＣ基板のバイアスを止め、Ｔｉ
膜及び反応系ガスを添加してＴｉＮ膜からなる密着層を
形成する工程と、その後の前記スルーホールを埋める高
融点金属層及び第２層配線を形成する工程とを施すよう
にしたものである。
成するために、ＩＣ基板上に絶縁膜を形成する工程と、
該絶縁膜上に下層配線を形成する工程と、その上に層間
絶縁膜を形成する工程と、該層間絶縁膜にスルーホール
を開孔する工程と、塩素を含むガスを用い、ＥＣＲプラ
ズマを発生させて、前記ＩＣ基板にバイアスを印加さ
せ、前記スルーホール底部の下層配線の表面をクリーニ
ングする工程と、前記ＩＣ基板のバイアスを止め、Ｔｉ
膜及び反応系ガスを添加してＴｉＮ膜からなる密着層を
形成する工程と、その後の前記スルーホールを埋める高
融点金属層及び第２層配線を形成する工程とを施すよう
にしたものである。
【００１０】また、以下のような具体的な構成を有す
る。 （Ａ）前記ＥＣＲプラズマを用いた下層配線の表面のク
リーニングとＴｉ膜成膜とＴｉＮ膜成膜は１つのチャン
バーの内で連続的に行う。 （Ｂ）前記クリーニング時の塩素を含むガスは、Ａｒ，
Ｈ2 ，ＴｉＣｌ4 ，ＢＣｌ3 ，Ｃｌ2 ，ＨＣｌの中のい
ずれか１つ又は２つ以上の混合ガスである。
る。 （Ａ）前記ＥＣＲプラズマを用いた下層配線の表面のク
リーニングとＴｉ膜成膜とＴｉＮ膜成膜は１つのチャン
バーの内で連続的に行う。 （Ｂ）前記クリーニング時の塩素を含むガスは、Ａｒ，
Ｈ2 ，ＴｉＣｌ4 ，ＢＣｌ3 ，Ｃｌ2 ，ＨＣｌの中のい
ずれか１つ又は２つ以上の混合ガスである。
【００１１】（Ｃ）前記反応系ガスはＮ2 又はＮＨ3 ま
たはその混合ガスである。 （Ｄ）前記クリーニングとＴｉ成膜の間にＡｒとＨ2 、
ＳｉＨ4 のいずれか１つのガス又はその混合ガスのＥＣ
Ｒプラズマを用いて残留塩素を取り除く。 （Ｅ）前記Ｔｉ成膜又はＴｉＮ成膜時に基板温度を４０
０℃以上に変化させて成膜を行う。
たはその混合ガスである。 （Ｄ）前記クリーニングとＴｉ成膜の間にＡｒとＨ2 、
ＳｉＨ4 のいずれか１つのガス又はその混合ガスのＥＣ
Ｒプラズマを用いて残留塩素を取り除く。 （Ｅ）前記Ｔｉ成膜又はＴｉＮ成膜時に基板温度を４０
０℃以上に変化させて成膜を行う。
【００１２】（Ｆ）前記基板温度はランプ加熱方式を用
いる。
いる。
【００１３】
【作用】本発明によれば、上記したように、スルーホー
ルを埋めるブランケットＷＣＶＤ膜の密着層であるＴｉ
膜及びＴｉＮ膜の形成前に、ＥＣＲ（Ｅｅｌｅｃｔｒｏ
ｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズ
マＣＶＤ装置を用いて、塩素を含むガスを用い、ＥＣＲ
プラズマを発生させて、前記ＩＣ基板にバイアスを印加
させることにより、材料ガスでＡｌ表面をクリーニング
し、その後、Ｔｉ膜及びＴｉＮ膜を成膜する。
ルを埋めるブランケットＷＣＶＤ膜の密着層であるＴｉ
膜及びＴｉＮ膜の形成前に、ＥＣＲ（Ｅｅｌｅｃｔｒｏ
ｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズ
マＣＶＤ装置を用いて、塩素を含むガスを用い、ＥＣＲ
プラズマを発生させて、前記ＩＣ基板にバイアスを印加
させることにより、材料ガスでＡｌ表面をクリーニング
し、その後、Ｔｉ膜及びＴｉＮ膜を成膜する。
【００１４】したがって、アスペクト比の大きいスルー
ホールに対しても良好な界面を得ることができ、かつ通
常のスパッタ膜よりもカバレージが良く、比抵抗の低い
ＴｉＮ膜の形成が可能となり、歩留まりの高い半導体素
子の多層配線の形成が可能となる。
ホールに対しても良好な界面を得ることができ、かつ通
常のスパッタ膜よりもカバレージが良く、比抵抗の低い
ＴｉＮ膜の形成が可能となり、歩留まりの高い半導体素
子の多層配線の形成が可能となる。
【００１５】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の多層配線形成工程断面図である。以下、図１を
用いて半導体素子の多層配線形成方法について説明す
る。まず、図１（ａ）に示すように、ＩＣ基板２１上に
絶縁膜２２（例えば、ＳｉＯ2 膜）をＣＶＤ法にて８０
００Å形成し、第１層配線（下層配線）となるＡｌ−Ｓ
ｉ系合金膜２３をスパッタ法により７０００Å形成し、
ホトリソ、エッチングを用いてパターニングする。その
後、層間絶縁膜２４（例えば、ＳｉＯ2 膜）をＣＶＤ法
にて１００００Å形成した後に、第１層配線となるＡｌ
−Ｓｉ系合金膜２３と導通を得るためのスルーホール２
５をホトリソ、エッチングを用いて開孔する。ここで、
２６はスルーホール２５底部のＡｌ表面に存在する自然
酸化膜である。
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の多層配線形成工程断面図である。以下、図１を
用いて半導体素子の多層配線形成方法について説明す
る。まず、図１（ａ）に示すように、ＩＣ基板２１上に
絶縁膜２２（例えば、ＳｉＯ2 膜）をＣＶＤ法にて８０
００Å形成し、第１層配線（下層配線）となるＡｌ−Ｓ
ｉ系合金膜２３をスパッタ法により７０００Å形成し、
ホトリソ、エッチングを用いてパターニングする。その
後、層間絶縁膜２４（例えば、ＳｉＯ2 膜）をＣＶＤ法
にて１００００Å形成した後に、第１層配線となるＡｌ
−Ｓｉ系合金膜２３と導通を得るためのスルーホール２
５をホトリソ、エッチングを用いて開孔する。ここで、
２６はスルーホール２５底部のＡｌ表面に存在する自然
酸化膜である。
【００１６】次いで、ブランケットＷ膜のＣＶＤ工程に
先立って、密着層２７を形成するが、予めスルーホール
底部のＡｌ表面をクリーニングするために、図１（ｂ）
に示すように、成膜するためのＥＣＲ（Ｅｅｌｅｃｔｒ
ｏｎ ＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）プラズ
マＣＶＤ装置を用い、基板温度２００〜５００℃、Ａ
ｒ：１０〜５０ｓｃｃｍ、Ｈ2 ：１０〜５０ｓｃｃｍに
ＴｉＣｌ4 ガスを１〜５０ｓｃｃｍ添加し、圧力を０．
５〜３ｍＴｏｒｒ、マイクロ波パワーを０．５〜３ｋｗ
とし、基板にバイアスを印加する。印加するのはＲＦを
３〜２０Ｗとし、これで基板に２０〜３００Ｖのバイア
スが印加される。ＲＦバイアスが印加されると、ＴｉＣ
ｌ4 中のＣｌラジカル及びイオンがスルーホール底部の
Ａｌ表面の自然酸化膜２６を除去する。
先立って、密着層２７を形成するが、予めスルーホール
底部のＡｌ表面をクリーニングするために、図１（ｂ）
に示すように、成膜するためのＥＣＲ（Ｅｅｌｅｃｔｒ
ｏｎ ＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）プラズ
マＣＶＤ装置を用い、基板温度２００〜５００℃、Ａ
ｒ：１０〜５０ｓｃｃｍ、Ｈ2 ：１０〜５０ｓｃｃｍに
ＴｉＣｌ4 ガスを１〜５０ｓｃｃｍ添加し、圧力を０．
５〜３ｍＴｏｒｒ、マイクロ波パワーを０．５〜３ｋｗ
とし、基板にバイアスを印加する。印加するのはＲＦを
３〜２０Ｗとし、これで基板に２０〜３００Ｖのバイア
スが印加される。ＲＦバイアスが印加されると、ＴｉＣ
ｌ4 中のＣｌラジカル及びイオンがスルーホール底部の
Ａｌ表面の自然酸化膜２６を除去する。
【００１７】次に、図１（ｃ）に示すように、ＲＦバイ
アスを止めることによって、Ｔｉの成膜が開始され、Ｔ
ｉ膜（３０Å）形成後、更に、Ｎ2 を５〜５０ｓｃｃｍ
添加することによってＴｉＮ膜（１０００Å）が成膜さ
れ、密着層２７を形成する。次いで、密着層２７を形成
した後に、図１（ｄ）に示すように、埋め込み金属であ
るブランケットＷ層２８をＣＶＤ法にて７０００Å形成
する。成膜温度は４００〜４７５℃、ＷＦ6 とＨ2 の流
量比を１：５〜１：１０とし、圧力を１０〜９０Ｔｏｒ
ｒで行う。
アスを止めることによって、Ｔｉの成膜が開始され、Ｔ
ｉ膜（３０Å）形成後、更に、Ｎ2 を５〜５０ｓｃｃｍ
添加することによってＴｉＮ膜（１０００Å）が成膜さ
れ、密着層２７を形成する。次いで、密着層２７を形成
した後に、図１（ｄ）に示すように、埋め込み金属であ
るブランケットＷ層２８をＣＶＤ法にて７０００Å形成
する。成膜温度は４００〜４７５℃、ＷＦ6 とＨ2 の流
量比を１：５〜１：１０とし、圧力を１０〜９０Ｔｏｒ
ｒで行う。
【００１８】次いで、図１（ｅ）に示すように、エッチ
バック（例えば、ＲＩＥ）を用いて、ブランケットＷ層
２８と層間絶縁膜２４との段差が生じない程度で終了さ
せる。その後、第２層配線（上層配線）となるＡｌ−Ｓ
ｉ系合金膜２９を７０００Åスパッタ法で形成し、パタ
ーニングする。また、ＥＣＲプラズマによるＡｌ表面ク
リーニング時に、ＴｉＣｌ4 だけでなく、ＢＣｌ3 、Ｃ
ｌ2 をそれぞれ、もしくは混合して、添加しても同じ効
果が得られる。また、クリーニング後、ＲＦバイアスを
ＯＦＦすると同時に、Ｃｌ系のガス（ＴｉＣｌ4 ，ＢＣ
ｌ3 ，Ｃｌ2 等）をＯＦＦし、ＡｒとＨ2 だけで、ＥＣ
Ｒプラズマを発生させることにより、Ａｌ表面のＣｌ残
査は抑制される。
バック（例えば、ＲＩＥ）を用いて、ブランケットＷ層
２８と層間絶縁膜２４との段差が生じない程度で終了さ
せる。その後、第２層配線（上層配線）となるＡｌ−Ｓ
ｉ系合金膜２９を７０００Åスパッタ法で形成し、パタ
ーニングする。また、ＥＣＲプラズマによるＡｌ表面ク
リーニング時に、ＴｉＣｌ4 だけでなく、ＢＣｌ3 、Ｃ
ｌ2 をそれぞれ、もしくは混合して、添加しても同じ効
果が得られる。また、クリーニング後、ＲＦバイアスを
ＯＦＦすると同時に、Ｃｌ系のガス（ＴｉＣｌ4 ，ＢＣ
ｌ3 ，Ｃｌ2 等）をＯＦＦし、ＡｒとＨ2 だけで、ＥＣ
Ｒプラズマを発生させることにより、Ａｌ表面のＣｌ残
査は抑制される。
【００１９】また、基板が熱部をランプ方式のように、
すみやかに温度が変えられるようにすることにより、Ｔ
ｉ成膜と同じタイミングで４００℃以上の基板温度に変
えられるため、スルーホール底部のＡｌ表面でＴｉ膜と
Ａｌ−Ｓｉ系合金膜を反応させることが可能となり、ス
ルーホールマイグレーション耐性の高い配線を得ること
ができる。
すみやかに温度が変えられるようにすることにより、Ｔ
ｉ成膜と同じタイミングで４００℃以上の基板温度に変
えられるため、スルーホール底部のＡｌ表面でＴｉ膜と
Ａｌ−Ｓｉ系合金膜を反応させることが可能となり、ス
ルーホールマイグレーション耐性の高い配線を得ること
ができる。
【００２０】なお、これらの工程を繰り返すことによ
り、３層以上の多層配線の形成が可能である。上記した
ように、前記ＥＣＲプラズマを用いた下層配線の表面の
クリーニングと、Ｔｉ膜成膜とＴｉＮ膜成膜は、１つの
チャンバーの内で連続的に行うことが望ましい。
り、３層以上の多層配線の形成が可能である。上記した
ように、前記ＥＣＲプラズマを用いた下層配線の表面の
クリーニングと、Ｔｉ膜成膜とＴｉＮ膜成膜は、１つの
チャンバーの内で連続的に行うことが望ましい。
【００２１】また、前記クリーニング時の塩素を含むガ
スは、Ａｒ，Ｈ2 ，ＴｉＣｌ4 ，ＢＣｌ3 ，Ｃｌ2 ，Ｈ
Ｃｌの中のいずれか及び２つ以上の混合ガスである。更
に、前記反応系ガスはＮ2 又はＮＨ3 またはその混合ガ
スである。そして、前記下層配線の表面のクリーニング
工程とＴｉ成膜工程の間にＡｒとＨ2 、ＳｉＨ4 のいず
れか１つのガス又はその混合ガスのＥＣＲプラズマを用
いて残留塩素を取り除くようにする。
スは、Ａｒ，Ｈ2 ，ＴｉＣｌ4 ，ＢＣｌ3 ，Ｃｌ2 ，Ｈ
Ｃｌの中のいずれか及び２つ以上の混合ガスである。更
に、前記反応系ガスはＮ2 又はＮＨ3 またはその混合ガ
スである。そして、前記下層配線の表面のクリーニング
工程とＴｉ成膜工程の間にＡｒとＨ2 、ＳｉＨ4 のいず
れか１つのガス又はその混合ガスのＥＣＲプラズマを用
いて残留塩素を取り除くようにする。
【００２２】また、前記Ｔｉ成膜又はＴｉＮ成膜時に基
板温度を４００℃以上に変化させて成膜を行い、前記基
板温度はランプ加熱方式を用い、すみやかに温度が変え
られるようにすることが望ましい。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
板温度を４００℃以上に変化させて成膜を行い、前記基
板温度はランプ加熱方式を用い、すみやかに温度が変え
られるようにすることが望ましい。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、Ｔｉ／ＴｉＮ膜の成膜技術であるＥＣＲプラズ
マＣＶＤ法を用いて、スルーホールを埋めるブランケッ
トＷＣＶＤ膜の密着層であるＴｉ／ＴｉＮ膜の形成前
に、スルーホール底部のＡｌ表面のクリーニングを、基
板にバイアスを印加することによって、化学的に行い、
続けてＴｉ成膜、ＴｉＮ成膜を行うようにしたので、ア
スペクト比の大きいスルーホールに対しても良好な界面
を得ることができ、かつ、通常のスパッタ膜よりもカバ
レージが良く、比抵抗の低いＴｉＮ膜の形成が可能とな
り、歩留まりの高い半導体素子の多層配線の形成が可能
となる。
よれば、Ｔｉ／ＴｉＮ膜の成膜技術であるＥＣＲプラズ
マＣＶＤ法を用いて、スルーホールを埋めるブランケッ
トＷＣＶＤ膜の密着層であるＴｉ／ＴｉＮ膜の形成前
に、スルーホール底部のＡｌ表面のクリーニングを、基
板にバイアスを印加することによって、化学的に行い、
続けてＴｉ成膜、ＴｉＮ成膜を行うようにしたので、ア
スペクト比の大きいスルーホールに対しても良好な界面
を得ることができ、かつ、通常のスパッタ膜よりもカバ
レージが良く、比抵抗の低いＴｉＮ膜の形成が可能とな
り、歩留まりの高い半導体素子の多層配線の形成が可能
となる。
【００２４】また、前処理から成膜までを１つのチャン
バー内で連続で行うために、装置のスペースも小さくで
き、無駄なウエハのやりとりもなく、トラブルも少なく
することができる。
バー内で連続で行うために、装置のスペースも小さくで
き、無駄なウエハのやりとりもなく、トラブルも少なく
することができる。
【図１】本発明の実施例を示す半導体素子の多層配線形
成工程断面図である。
成工程断面図である。
【図２】従来の第１の半導体素子の多層配線の断面図で
ある。
ある。
【図３】従来の第２の半導体素子の多層配線形成工程断
面図である。
面図である。
２１ ＩＣ基板 ２２ 絶縁膜 ２３ 第１層配線（下層配線）となるＡｌ−Ｓｉ系合
金膜 ２４ 層間絶縁膜 ２５ スルーホール ２６ 自然酸化膜 ２７ 密着層 ２８ ブランケットＷ層 ２９ 第２層配線（上層配線）となるＡｌ−Ｓｉ系合
金膜
金膜 ２４ 層間絶縁膜 ２５ スルーホール ２６ 自然酸化膜 ２７ 密着層 ２８ ブランケットＷ層 ２９ 第２層配線（上層配線）となるＡｌ−Ｓｉ系合
金膜
Claims (1)
- 【請求項１】（ａ）ＩＣ基板上に絶縁膜を形成する工程
と、 （ｂ）該絶縁膜上に下層配線を形成する工程と、 （ｃ）その上に層間絶縁膜を形成する工程と、 （ｄ）該層間絶縁膜にスルーホールを開孔する工程と、 （ｅ）塩素を含むガスを用い、ＥＣＲプラズマを発生さ
せて、前記ＩＣ基板にバイアスを印加させ、前記スルー
ホール底部の下層配線の表面をクリーニングする工程
と、 （ｆ）前記ＩＣ基板のバイアスを止め、Ｔｉ膜及び反応
系ガスを添加してＴｉＮ膜からなる密着層を形成する工
程と、 （ｇ）その後の前記スルーホールを埋める高融点金属及
び第２層配線を形成する工程とを施すことを特徴とする
半導体素子の多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32647292A JPH06177257A (ja) | 1992-12-07 | 1992-12-07 | 半導体素子の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32647292A JPH06177257A (ja) | 1992-12-07 | 1992-12-07 | 半導体素子の多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177257A true JPH06177257A (ja) | 1994-06-24 |
Family
ID=18188194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32647292A Withdrawn JPH06177257A (ja) | 1992-12-07 | 1992-12-07 | 半導体素子の多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278217B1 (ko) * | 1996-09-06 | 2001-02-01 | 가네꼬 히사시 | 금속박막의형성방법 |
| KR100315849B1 (ko) * | 1999-05-11 | 2001-12-12 | 황인길 | 다층 배선의 콘택 형성 방법 |
-
1992
- 1992-12-07 JP JP32647292A patent/JPH06177257A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278217B1 (ko) * | 1996-09-06 | 2001-02-01 | 가네꼬 히사시 | 금속박막의형성방법 |
| KR100315849B1 (ko) * | 1999-05-11 | 2001-12-12 | 황인길 | 다층 배선의 콘택 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372628B1 (en) | Insulating film comprising amorphous carbon fluoride, a semiconductor device comprising such an insulating film, and a method for manufacturing the semiconductor device | |
| US6949450B2 (en) | Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber | |
| JP3216345B2 (ja) | 半導体装置及びその作製方法 | |
| WO2002046489A1 (en) | Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber | |
| JPH04293233A (ja) | メタルプラグの形成方法 | |
| US20040188842A1 (en) | Interconnect structure | |
| JP2000332106A (ja) | 半導体装置およびその製造方法 | |
| JPH0982798A (ja) | 半導体装置およびその製造方法 | |
| JPH06177257A (ja) | 半導体素子の多層配線形成方法 | |
| JPH1032248A (ja) | タングステン膜形成法 | |
| JPH07263589A (ja) | 多層配線構造およびその製造方法 | |
| JP2745216B2 (ja) | 半導体素子のタングステンプラグ形成方法 | |
| JPH11330236A (ja) | 多層配線を有する電子装置及びその製造方法 | |
| JP3129251B2 (ja) | コンタクトプラグ形成方法 | |
| JP3301466B2 (ja) | 半導体装置の製造方法 | |
| JPH05315334A (ja) | 半導体装置の製造方法 | |
| JP4006720B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04313255A (ja) | 配線形成方法 | |
| KR100587594B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100325597B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JP3112755B2 (ja) | ＴｉＮ膜の形成方法 | |
| JPH07169834A (ja) | 層間接続孔の埋め込み方法 | |
| JP3254763B2 (ja) | 多層配線形成方法 | |
| KR100528071B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| JPH05304219A (ja) | 半導体装置における絶縁層の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |