JPH06177746A - 論理回路 - Google Patents
論理回路Info
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- JPH06177746A JPH06177746A JP33140192A JP33140192A JPH06177746A JP H06177746 A JPH06177746 A JP H06177746A JP 33140192 A JP33140192 A JP 33140192A JP 33140192 A JP33140192 A JP 33140192A JP H06177746 A JPH06177746 A JP H06177746A
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Abstract
(57)【要約】
【構成】カレントスイッチ回路における定電流回路を、
コレクタがカレントスイッチ用トランジスタの共通エミ
ッタに、ベースが第２のｎｐｎ型トランジスタのベース
とコレクタに、エミッタが電源ＶＥＥに接続された第１
のｎｐｎ型トランジスタと、エミッタが電源ＶＥＥに、
コレクタとベースが接続され、かつ定電流手段に接続さ
れた第２のｎｐｎ型トランジスタとから成るカレントミ
ラー回路と、第２のトランジスタのコレクタとベースに
接続された定電流手段から構成する。 【効果】電源電圧ＶＥＥが−２.５ｖ 程度まで動作可能
なエミッタ結合型論理回路を提供することができる。
コレクタがカレントスイッチ用トランジスタの共通エミ
ッタに、ベースが第２のｎｐｎ型トランジスタのベース
とコレクタに、エミッタが電源ＶＥＥに接続された第１
のｎｐｎ型トランジスタと、エミッタが電源ＶＥＥに、
コレクタとベースが接続され、かつ定電流手段に接続さ
れた第２のｎｐｎ型トランジスタとから成るカレントミ
ラー回路と、第２のトランジスタのコレクタとベースに
接続された定電流手段から構成する。 【効果】電源電圧ＶＥＥが−２.５ｖ 程度まで動作可能
なエミッタ結合型論理回路を提供することができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速な論理回路に係
り、特に、低電源電圧で動作するのに好適なエミッタ結
合型論理回路に関する。
り、特に、低電源電圧で動作するのに好適なエミッタ結
合型論理回路に関する。
【０００２】
【従来の技術】従来の論理回路は、特に高速な動作が要
求されるシステムに適用される論理回路として図６のエ
ミッタ結合型論理回路（以下、ＥＣＬと略す）が広く用
いられている。この回路は、カレントスイッチ回路から
なる論理部とエミッタフォロア回路からなる負荷駆動部
から構成される。この回路では、基準電圧ＶＢＢ１に対
して、入力ＩＮの電位の高低によって定電流回路に流れ
る電流ＩＣＳがトランジスタＱ１と抵抗ＲＣＮの経路、
あるいはトランジスタＱ２と抵抗ＲＣＯの経路のいずれ
かに流れることになる。
求されるシステムに適用される論理回路として図６のエ
ミッタ結合型論理回路（以下、ＥＣＬと略す）が広く用
いられている。この回路は、カレントスイッチ回路から
なる論理部とエミッタフォロア回路からなる負荷駆動部
から構成される。この回路では、基準電圧ＶＢＢ１に対
して、入力ＩＮの電位の高低によって定電流回路に流れ
る電流ＩＣＳがトランジスタＱ１と抵抗ＲＣＮの経路、
あるいはトランジスタＱ２と抵抗ＲＣＯの経路のいずれ
かに流れることになる。
【０００３】たとえば、入力ＩＮの電位が基準電圧ＶＢ
Ｂ１よりも高い時には、電流ＩＣＳはトランジスタＱ１
と抵抗ＲＣＮの経路に流れる。したがって、抵抗ＲＣＮ
によって電圧降下（Ｖａ＝ＲＣＮ×ＩＣＳ）が生じて、
ノードＡ１はローレベル（−Ｖａ）に、ノードＡ２はハ
イレベル（０ｖ）になる。この結果、出力ＯＢとＯＴに
は、エミッタフォロア用トランジスタＱ４とＱ５によっ
てノードＡ１とノードＡ２の電位がベース・エミッタ間
順方向電圧ＶＢＥ(約０.８ｖ）だけレベルシフトされた
電圧が出力され、出力ＯＢはローレベル、−(Ｖａ＋０.
８）ｖ程度に、出力ＯＴはハイレベル、−０.８ｖ 程度
になる。
Ｂ１よりも高い時には、電流ＩＣＳはトランジスタＱ１
と抵抗ＲＣＮの経路に流れる。したがって、抵抗ＲＣＮ
によって電圧降下（Ｖａ＝ＲＣＮ×ＩＣＳ）が生じて、
ノードＡ１はローレベル（−Ｖａ）に、ノードＡ２はハ
イレベル（０ｖ）になる。この結果、出力ＯＢとＯＴに
は、エミッタフォロア用トランジスタＱ４とＱ５によっ
てノードＡ１とノードＡ２の電位がベース・エミッタ間
順方向電圧ＶＢＥ(約０.８ｖ）だけレベルシフトされた
電圧が出力され、出力ＯＢはローレベル、−(Ｖａ＋０.
８）ｖ程度に、出力ＯＴはハイレベル、−０.８ｖ 程度
になる。
【０００４】つまり、この回路の入出力レベルはハイレ
ベルが−０.８ｖ 、ローレベルが−（Ｖａ＋０.８)ｖと
なり、信号振幅Ｖａは定電流回路の電流Ｉｃｓと負荷抵
抗ＲＣＮ(＝ＲＣＯ)で決まり、Ｖａ＝Ｉｃｓ×ＲＣＮと
なる。また、この回路の基準電圧ＶＢＢ１は、入出力レ
ベルのハイレベルとローレベルの中心値、−０.８−Ｖ
ａ／２となる。通常、この回路では、ノイズや温度マー
ジンを考慮すると、信号振幅は少なくとも０.４ｖ 程度
に設定する必要がある。
ベルが−０.８ｖ 、ローレベルが−（Ｖａ＋０.８)ｖと
なり、信号振幅Ｖａは定電流回路の電流Ｉｃｓと負荷抵
抗ＲＣＮ(＝ＲＣＯ)で決まり、Ｖａ＝Ｉｃｓ×ＲＣＮと
なる。また、この回路の基準電圧ＶＢＢ１は、入出力レ
ベルのハイレベルとローレベルの中心値、−０.８−Ｖ
ａ／２となる。通常、この回路では、ノイズや温度マー
ジンを考慮すると、信号振幅は少なくとも０.４ｖ 程度
に設定する必要がある。
【０００５】
【発明が解決しようとする課題】ここで、定電流回路の
電流Ｉｃｓは、抵抗ＲＥ両端の電位差（Ｖｃｓ−ＶＢＥ
−ＶＥＥ）と抵抗ＲＥできまり、次式で決まる。
電流Ｉｃｓは、抵抗ＲＥ両端の電位差（Ｖｃｓ−ＶＢＥ
−ＶＥＥ）と抵抗ＲＥできまり、次式で決まる。
【０００６】
【数１】 Ｉｃｓ＝（Ｖｃｓ−０.８−ＶＥＥ）／ＲＥ …（１） なお、ＶＢＥはトランジスタＱ３のベース・エミッタ間
順方向電圧であり、トランジスタＱ３に電流が流れてい
るときには、常に約０.８ｖ となる。この回路を動作さ
せるには、定電流Ｉｃｓの設計上、抵抗ＲＥ両端の電位
差（Ｖｃｓ−０.８ｖ−ＶＥＥ）を０.５ｖ程度以上にす
る必要がある。したがって、電源電圧ＶＥＥは以下の条
件を満足させる必要がある。
順方向電圧であり、トランジスタＱ３に電流が流れてい
るときには、常に約０.８ｖ となる。この回路を動作さ
せるには、定電流Ｉｃｓの設計上、抵抗ＲＥ両端の電位
差（Ｖｃｓ−０.８ｖ−ＶＥＥ）を０.５ｖ程度以上にす
る必要がある。したがって、電源電圧ＶＥＥは以下の条
件を満足させる必要がある。
【０００７】
【数２】 ＶＥＥ＜Ｖｃｓ−０.８ｖ−（〜０.５ｖ） …（２） ここでＶｃｓは、トランジスタＱ３が飽和しないため
に、ほぼノードＡ３の電位よりも高いレベルに設定する
必要がある。ノードＡ３の電位は、入力ＩＮのレベルが
ローレベル、−(Ｖａ＋０.８）ｖの時、最も低いレベル
となる。この時、トランジスタＱ２がオン（ＩｃｓがＱ
２に流れている）しているため、ノードＡ３の電位は基
準電圧ＶＢＢ１からトランジスタＱ２のＶＢＥ(約０.８
ｖ）だけレベルシフトした電位、(ＶＢＢ１−０.８）ｖ
となる。したがって、これらの条件を数２に代入する
と、電源電圧ＶＥＥは、次式を満足する必要がある。
に、ほぼノードＡ３の電位よりも高いレベルに設定する
必要がある。ノードＡ３の電位は、入力ＩＮのレベルが
ローレベル、−(Ｖａ＋０.８）ｖの時、最も低いレベル
となる。この時、トランジスタＱ２がオン（ＩｃｓがＱ
２に流れている）しているため、ノードＡ３の電位は基
準電圧ＶＢＢ１からトランジスタＱ２のＶＢＥ(約０.８
ｖ）だけレベルシフトした電位、(ＶＢＢ１−０.８）ｖ
となる。したがって、これらの条件を数２に代入する
と、電源電圧ＶＥＥは、次式を満足する必要がある。
【０００８】
【数３】 ＶＥＥ＜−２.４ｖ−Ｖａ／２−（〜０.５ｖ） …（３） したがって、この回路の信号振幅Ｖａは０.５ｖ 程度で
あるから、電源電圧ＶＥＥは、カレントスイッチ回路の
定電流Ｉｃｓが抵抗ＲＥ両端の電圧降下（〜０.５ｖ)で
決まるために、−３ｖ程度よりも低く設定しなければな
らないことになる。一方、電源電圧ＶＴＴは、通常、負
荷駆動部のエミッタフォロア回路の終端抵抗の両端に数
百ｍｖ程度の電位差が必要であるために−２ｖ程度に設
定される。つまり、この回路における低電圧化の限界
は、電源電圧ＶＥＥによって規定され、ＶＥＥが−３ｖ
程度よりも高い電圧でしか動作できない。
あるから、電源電圧ＶＥＥは、カレントスイッチ回路の
定電流Ｉｃｓが抵抗ＲＥ両端の電圧降下（〜０.５ｖ)で
決まるために、−３ｖ程度よりも低く設定しなければな
らないことになる。一方、電源電圧ＶＴＴは、通常、負
荷駆動部のエミッタフォロア回路の終端抵抗の両端に数
百ｍｖ程度の電位差が必要であるために−２ｖ程度に設
定される。つまり、この回路における低電圧化の限界
は、電源電圧ＶＥＥによって規定され、ＶＥＥが−３ｖ
程度よりも高い電圧でしか動作できない。
【０００９】本発明の目的は、論理回路において、電源
電圧ＶＥＥが−３ｖ程度よりも高い電圧で動作が可能で
ある低電源電圧動作に好適なエミッタ結合型論理回路を
提供することにある。
電圧ＶＥＥが−３ｖ程度よりも高い電圧で動作が可能で
ある低電源電圧動作に好適なエミッタ結合型論理回路を
提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、前記カレントスイッチ回路における定電
流回路を、コレクタがカレントスイッチ用トランジスタ
の共通エミッタに、ベースが第２のｎｐｎ型トランジス
タのベースとコレクタに、エミッタが電源ＶＥＥに接続
された第１のｎｐｎ型トランジスタと、エミッタが前記
電源ＶＥＥに、コレクタとベースが接続され、かつ定電
流手段に接続された第２のｎｐｎ型トランジスタとから
成るカレントミラー回路と、第２のトランジスタのコレ
クタとベースに接続された定電流手段から構成する。
め、本発明は、前記カレントスイッチ回路における定電
流回路を、コレクタがカレントスイッチ用トランジスタ
の共通エミッタに、ベースが第２のｎｐｎ型トランジス
タのベースとコレクタに、エミッタが電源ＶＥＥに接続
された第１のｎｐｎ型トランジスタと、エミッタが前記
電源ＶＥＥに、コレクタとベースが接続され、かつ定電
流手段に接続された第２のｎｐｎ型トランジスタとから
成るカレントミラー回路と、第２のトランジスタのコレ
クタとベースに接続された定電流手段から構成する。
【００１１】
【作用】この回路構成では、第１のトランジスタに流れ
るカレントスイッチ回路の定電流Ｉｃｓが第２のトラン
ジスタに流れる電流、つまり定電流手段の電流によって
決まる。電源電圧ＶＥＥは、図６の従来回路と異なり、
Ｉｃｓが電源電圧ＶＥＥに左右されないため、第２のト
ランジスタが飽和しないように設定すればよいことにな
る。つまり、第２のトランジスタのベース電位をカレン
トスイッチ用トランジスタの共通エミッタの電位、(−
１.６ｖ−Ｖａ／２）程度よりも低く設定できればよ
い。したがって、電源電圧ＶＥＥが満足すべき条件は、
この共通エミッタの電位よりもＶＢＥ（約０.８ｖ）低
い電位、（−２.４ｖ−Ｖａ／２）程度に設定すればよ
いことになる。この構成を採ることによって、入出力信
号振幅Ｖａは約０.４ｖ程度であるため、電源電圧ＶＥ
Ｅは−２.５ｖ程度まで動作が可能となる。
るカレントスイッチ回路の定電流Ｉｃｓが第２のトラン
ジスタに流れる電流、つまり定電流手段の電流によって
決まる。電源電圧ＶＥＥは、図６の従来回路と異なり、
Ｉｃｓが電源電圧ＶＥＥに左右されないため、第２のト
ランジスタが飽和しないように設定すればよいことにな
る。つまり、第２のトランジスタのベース電位をカレン
トスイッチ用トランジスタの共通エミッタの電位、(−
１.６ｖ−Ｖａ／２）程度よりも低く設定できればよ
い。したがって、電源電圧ＶＥＥが満足すべき条件は、
この共通エミッタの電位よりもＶＢＥ（約０.８ｖ）低
い電位、（−２.４ｖ−Ｖａ／２）程度に設定すればよ
いことになる。この構成を採ることによって、入出力信
号振幅Ｖａは約０.４ｖ程度であるため、電源電圧ＶＥ
Ｅは−２.５ｖ程度まで動作が可能となる。
【００１２】
【実施例】図１は本発明のエミッタ結合型論理回路の一
実施例の回路図である。本発明の回路は、カレントスイ
ッチ回路からなる論理部とエミッタフォロア回路からな
る負荷駆動部から構成される。カレントスイッチ回路
は、カレントスイッチ用トランジスタＱ１，Ｑ２と、負
荷抵抗ＲＣＮ，ＲＣＯと、定電流回路から構成される。
さらに定電流回路は、ｎｐｎ型トランジスタＱ６，Ｑ３
からなるカレントミラー回路と定電流手段Ｉｐから構成
される。
実施例の回路図である。本発明の回路は、カレントスイ
ッチ回路からなる論理部とエミッタフォロア回路からな
る負荷駆動部から構成される。カレントスイッチ回路
は、カレントスイッチ用トランジスタＱ１，Ｑ２と、負
荷抵抗ＲＣＮ，ＲＣＯと、定電流回路から構成される。
さらに定電流回路は、ｎｐｎ型トランジスタＱ６，Ｑ３
からなるカレントミラー回路と定電流手段Ｉｐから構成
される。
【００１３】本発明の回路の論理動作と入出力レベル
は、図６の従来回路と同様である。つまり、この回路で
も基準電圧ＶＢＢ１に対して、入力ＩＮの電位の高低に
よって定電流回路に流れる電流ＩＣＳがトランジスタＱ
１と抵抗ＲＣＮの経路、あるいはトランジスタＱ２と抵
抗ＲＣＯの経路のいずれかに流れることになる。たとえ
ば、入力ＩＮの電位が基準電圧ＶＢＢ１よりも高い時に
は、電流ＩＣＳはトランジスタＱ１と抵抗ＲＣＮの経路
に流れる。したがって、抵抗ＲＣＮによって電圧降下
（Ｖａ＝ＲＣＮ×ＩＣＳ）が生じて、ノードＡ１はロー
レベル（−Ｖａ）に、ノードＡ２はハイレベル（０ｖ）
になる。この結果、出力ＯＢとＯＴには、エミッタフォ
ロア用トランジスタＱ４とＱ５によってノードＡ１とノ
ードＡ２の電位がベース・エミッタ間順方向電圧ＶＢＥ
(約０.８ｖ）だけレベルシフトされた電圧が出力され、
出力ＯＢはローレベル、−(Ｖａ＋０.８）ｖ程度に、出
力ＯＴはハイレベル、−０.８ｖ 程度になる。つまり、
この本発明の回路も、図６の従来回路と同様に、入出力
レベルはハイレベルが−０.８ｖ、ローレベルが−(Ｖａ
＋０.８）ｖとなる。
は、図６の従来回路と同様である。つまり、この回路で
も基準電圧ＶＢＢ１に対して、入力ＩＮの電位の高低に
よって定電流回路に流れる電流ＩＣＳがトランジスタＱ
１と抵抗ＲＣＮの経路、あるいはトランジスタＱ２と抵
抗ＲＣＯの経路のいずれかに流れることになる。たとえ
ば、入力ＩＮの電位が基準電圧ＶＢＢ１よりも高い時に
は、電流ＩＣＳはトランジスタＱ１と抵抗ＲＣＮの経路
に流れる。したがって、抵抗ＲＣＮによって電圧降下
（Ｖａ＝ＲＣＮ×ＩＣＳ）が生じて、ノードＡ１はロー
レベル（−Ｖａ）に、ノードＡ２はハイレベル（０ｖ）
になる。この結果、出力ＯＢとＯＴには、エミッタフォ
ロア用トランジスタＱ４とＱ５によってノードＡ１とノ
ードＡ２の電位がベース・エミッタ間順方向電圧ＶＢＥ
(約０.８ｖ）だけレベルシフトされた電圧が出力され、
出力ＯＢはローレベル、−(Ｖａ＋０.８）ｖ程度に、出
力ＯＴはハイレベル、−０.８ｖ 程度になる。つまり、
この本発明の回路も、図６の従来回路と同様に、入出力
レベルはハイレベルが−０.８ｖ、ローレベルが−(Ｖａ
＋０.８）ｖとなる。
【００１４】また、信号振幅Ｖａは定電流回路の電流Ｉ
ｃｓと負荷抵抗ＲＣＮ（＝ＲＣＯ）で決まり、Ｖａ＝Ｉ
ｃｓ×ＲＣＮとなる。通常、信号振幅Ｖａは従来回路と
同様にノイズ・温度マージンを考慮すると、０.４ｖ以
上に設定される。なお、基準電圧ＶＢＢ１は、入出力レ
ベルの中心に設定するため、（−０.８ｖ−Ｖａ／２)ｖ
程度に設定される。なお、電源電圧ＶＴＴは、図６の従
来回路と同様に負荷駆動部のエミッタフォロア回路の終
端抵抗の両端に数百ｍｖ程度の電位差が必要であるた
め、通常−２ｖ程度に設定される。
ｃｓと負荷抵抗ＲＣＮ（＝ＲＣＯ）で決まり、Ｖａ＝Ｉ
ｃｓ×ＲＣＮとなる。通常、信号振幅Ｖａは従来回路と
同様にノイズ・温度マージンを考慮すると、０.４ｖ以
上に設定される。なお、基準電圧ＶＢＢ１は、入出力レ
ベルの中心に設定するため、（−０.８ｖ−Ｖａ／２)ｖ
程度に設定される。なお、電源電圧ＶＴＴは、図６の従
来回路と同様に負荷駆動部のエミッタフォロア回路の終
端抵抗の両端に数百ｍｖ程度の電位差が必要であるた
め、通常−２ｖ程度に設定される。
【００１５】ところで、カレントスイッチ回路に流れる
定電流Ｉｃｓは、カレントミラー回路を構成する二つの
トランジスタに流れる電流が等しいため、トランジスタ
Ｑ６に流れる電流に等しくなる。このため、カレントス
イッチ回路に流れる定電流Ｉｃｓは、定電流回路の定電
流手段Ｉｐの電流で決まることになり、電源電圧ＶＥＥ
に左右されないことになる。したがって、電源電圧ＶＥ
Ｅは、トランジスタＱ３が飽和しないように、トランジ
スタＱ３のベース、ノードＡ４の電位が、常にコレク
タ，ノードＡ３の電位よりも低くならないように設定す
ればよいことになる。
定電流Ｉｃｓは、カレントミラー回路を構成する二つの
トランジスタに流れる電流が等しいため、トランジスタ
Ｑ６に流れる電流に等しくなる。このため、カレントス
イッチ回路に流れる定電流Ｉｃｓは、定電流回路の定電
流手段Ｉｐの電流で決まることになり、電源電圧ＶＥＥ
に左右されないことになる。したがって、電源電圧ＶＥ
Ｅは、トランジスタＱ３が飽和しないように、トランジ
スタＱ３のベース、ノードＡ４の電位が、常にコレク
タ，ノードＡ３の電位よりも低くならないように設定す
ればよいことになる。
【００１６】ノードＡ３の電位は、入力ＩＮがローレベ
ルの時が、カレントスイッチ回路の電流Ｉｃｓがトラン
ジスタＱ２に流れるため、最も低い電位(ＶＢＢ１−０.
８ｖ程度）になる。このため、ノードＡ４の電位は、Ｖ
ＢＢ１−０.８ｖ 程度よりも低く設定する必要がある。
電源電圧ＶＥＥは、ノードＡ４の電位からさらにＱ３の
ベース・エミッタ間順方向電圧ＶＢＥ（約０.８ｖ）だ
け下がった電位(ＶＢＢ１−１.６）ｖ程度以下に設定す
る必要がある。つまり、ＶＢＢ１は−（０.８＋Ｖａ／
２)ｖ程度であるから、電源電圧ＶＥＥは、(−２.４＋
Ｖａ／２)ｖ程度以下に設定すればよいことになる。し
たがって、本発明の構成を採ることによって、入出力信
号振幅Ｖａは約０.４ｖ程度であるため、電源電圧ＶＥ
Ｅは−２.５ｖ程度まで動作が可能となる。
ルの時が、カレントスイッチ回路の電流Ｉｃｓがトラン
ジスタＱ２に流れるため、最も低い電位(ＶＢＢ１−０.
８ｖ程度）になる。このため、ノードＡ４の電位は、Ｖ
ＢＢ１−０.８ｖ 程度よりも低く設定する必要がある。
電源電圧ＶＥＥは、ノードＡ４の電位からさらにＱ３の
ベース・エミッタ間順方向電圧ＶＢＥ（約０.８ｖ）だ
け下がった電位(ＶＢＢ１−１.６）ｖ程度以下に設定す
る必要がある。つまり、ＶＢＢ１は−（０.８＋Ｖａ／
２)ｖ程度であるから、電源電圧ＶＥＥは、(−２.４＋
Ｖａ／２)ｖ程度以下に設定すればよいことになる。し
たがって、本発明の構成を採ることによって、入出力信
号振幅Ｖａは約０.４ｖ程度であるため、電源電圧ＶＥ
Ｅは−２.５ｖ程度まで動作が可能となる。
【００１７】図２は、図１の定電流回路における定電流
手段を具体化したもので、本発明の一実施例の構成を示
す図である。この回路は、定電流手段を抵抗ＲＰとベー
スにある固定の電位Ｖｐが与えられたｐｎｐ型トランジ
スタＱｐで構成している。この回路では、定電流Ｉｐは
次式で決まる。
手段を具体化したもので、本発明の一実施例の構成を示
す図である。この回路は、定電流手段を抵抗ＲＰとベー
スにある固定の電位Ｖｐが与えられたｐｎｐ型トランジ
スタＱｐで構成している。この回路では、定電流Ｉｐは
次式で決まる。
【００１８】
【数４】 Ｉｐ＝（−Ｖｐ＋ＶＢＥ）／Ｒｐ …（４） ここで、ＶＢＥはトランジスタＱｐのベース・エミッタ
間順方向電圧で、たとえ定電流Ｉｐが多少変化しても、
一定値で約０.８ｖ であるため、定電流Ｉｐもほとんど
変化しない。なお、図５（ａ）は固定の電位Ｖｐを発生
させる回路の構成例を示したものである。この回路はダ
イオードＤ１とＤ２と抵抗Ｒ１で構成しており、ダイオ
ードの順方向電圧から固定電位Ｖｐを発生する回路構成
となっている。ダイオードの順方向電圧は、流れる電流
が変化してもほとんど変化しないことを利用した回路構
成である。
間順方向電圧で、たとえ定電流Ｉｐが多少変化しても、
一定値で約０.８ｖ であるため、定電流Ｉｐもほとんど
変化しない。なお、図５（ａ）は固定の電位Ｖｐを発生
させる回路の構成例を示したものである。この回路はダ
イオードＤ１とＤ２と抵抗Ｒ１で構成しており、ダイオ
ードの順方向電圧から固定電位Ｖｐを発生する回路構成
となっている。ダイオードの順方向電圧は、流れる電流
が変化してもほとんど変化しないことを利用した回路構
成である。
【００１９】図３は、図１の定電流回路における定電流
手段を具体化したもので、本発明の他の実施例を示す回
路図である。この回路は、定電流手段を抵抗Ｒｎとベー
スにある固定の電位Ｖｎが与えられたｎｐｎ型トランジ
スタＱｎとカレントミラー回路を構成するｐ型電界効果
トランジスタＭ１とＭ２からなる。定電流手段の定電流
Ｉｐは、カレントミラー回路Ｃ２によってトランジスタ
Ｑｎの電流Ｉｎと等しくなる。一方、この定電流Ｉｎ
は、トランジスタＱｎのベース・エミッタ間電圧ＶＢＥ
が流れる電流が多少変化しても一定値(約０.８ｖ）であ
るため、数５のようになる。
手段を具体化したもので、本発明の他の実施例を示す回
路図である。この回路は、定電流手段を抵抗Ｒｎとベー
スにある固定の電位Ｖｎが与えられたｎｐｎ型トランジ
スタＱｎとカレントミラー回路を構成するｐ型電界効果
トランジスタＭ１とＭ２からなる。定電流手段の定電流
Ｉｐは、カレントミラー回路Ｃ２によってトランジスタ
Ｑｎの電流Ｉｎと等しくなる。一方、この定電流Ｉｎ
は、トランジスタＱｎのベース・エミッタ間電圧ＶＢＥ
が流れる電流が多少変化しても一定値(約０.８ｖ）であ
るため、数５のようになる。
【００２０】
【数５】 Ｉｎ＝（ＶＥＥ−Ｖｎ−０.８）／Ｒｎ …（５） ここで、電源電圧ＶＥＥと固定電位Ｖｎの電位差を一定
に保つと、電流Ｉｎは定電流となり、定電流Ｉｐも一定
に保たれる。なお、図５（ｂ）に固定電位Ｖｎを発生さ
せる回路の構成例を示す。この回路はダイオードＤ３と
Ｄ４と抵抗Ｒ２で構成しており、ダイオードのダイオー
ドの順方向電圧Ｖｆと電源電圧ＶＥＥから固定電位Ｖｎ
を発生する回路構成となっている。つまり、固定電圧Ｖ
ｎは、
に保つと、電流Ｉｎは定電流となり、定電流Ｉｐも一定
に保たれる。なお、図５（ｂ）に固定電位Ｖｎを発生さ
せる回路の構成例を示す。この回路はダイオードＤ３と
Ｄ４と抵抗Ｒ２で構成しており、ダイオードのダイオー
ドの順方向電圧Ｖｆと電源電圧ＶＥＥから固定電位Ｖｎ
を発生する回路構成となっている。つまり、固定電圧Ｖ
ｎは、
【００２１】
【数６】 Ｖｎ＝ＶＥＥ＋２×Ｖｆ …（６） となる。ここで、ダイオードの順方向電圧Ｖｆは、ダイ
オードに流れる電流の多少の変化に係らず、一定値(約
０.８ｖ）である。このため、電源電圧ＶＥＥと固定電
圧Ｖｎとの電位差は、電源電圧ＶＥＥの変化によらず、
ほぼ一定に保たれることになり、定電流Ｉｐも一定に保
たれることになる。
オードに流れる電流の多少の変化に係らず、一定値(約
０.８ｖ）である。このため、電源電圧ＶＥＥと固定電
圧Ｖｎとの電位差は、電源電圧ＶＥＥの変化によらず、
ほぼ一定に保たれることになり、定電流Ｉｐも一定に保
たれることになる。
【００２２】図４は、負荷駆動部のエミッタフォロア回
路の終端抵抗手段を定電流回路に置き換えた本発明の他
の一実施例を示す図である。この回路は、負荷駆動部の
終端抵抗手段をトランジスタＱＬ１とＱＬ２からなる定
電流手段で構成される。トランジスタＱ６とトランジス
タＱＬ１、あるいはＱＬ２がカレントミラー回路を構成
している。エミッタフォロア回路の電流Ｉｅｆは、トラ
ンジスタＱ６に流れる電流Ｉｐに対して、トランジスタ
Ｑ６とトランジスタＱＬ１、あるいはＱＬ２のエミッタ
サイズ比の倍の電流が流れる。
路の終端抵抗手段を定電流回路に置き換えた本発明の他
の一実施例を示す図である。この回路は、負荷駆動部の
終端抵抗手段をトランジスタＱＬ１とＱＬ２からなる定
電流手段で構成される。トランジスタＱ６とトランジス
タＱＬ１、あるいはＱＬ２がカレントミラー回路を構成
している。エミッタフォロア回路の電流Ｉｅｆは、トラ
ンジスタＱ６に流れる電流Ｉｐに対して、トランジスタ
Ｑ６とトランジスタＱＬ１、あるいはＱＬ２のエミッタ
サイズ比の倍の電流が流れる。
【００２３】
【発明の効果】本発明によれば、従来のエミッタ結合型
論理回路よりも、機能的に同等で低電源電圧で動作が可
能な論理回路を提供することができる。
論理回路よりも、機能的に同等で低電源電圧で動作が可
能な論理回路を提供することができる。
【図１】本発明の一実施例を示す回路図。
【図２】本発明の定電流回路図。
【図３】本発明の第二の実施例を示す回路図。
【図４】本発明の第三の実施例を示す回路図。
【図５】本発明における固定電圧を発生する回路図。
【図６】従来の回路図。
ＩＮ…入力、ＱＴ…肯定側出力、ＶＢＢ１…基準電圧、
ＶＴＴ，ＶＥＥ…負側電源電圧、ＱＢ…否定側出力、Ｑ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６…ｎｐｎ型トランジ
スタ。
ＶＴＴ，ＶＥＥ…負側電源電圧、ＱＢ…否定側出力、Ｑ
１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６…ｎｐｎ型トランジ
スタ。
Claims (5)
- 【請求項１】カレントスイッチ回路から成って相補な出
力を有する論理部と、前記論理部の一方の出力を入力と
する負荷駆動部から構成された論理回路において、前記
カレントスイッチ回路の電流源が定電流手段とカレント
ミラー回路からなる定電流回路で構成されることを特徴
とする論理回路。 - 【請求項２】請求項１において、前記カレントミラー回
路は、第１，第２のｎｐｎ型トランジスタから成り、第
１のトランジスタはベースとコレクタがともに第２のト
ランジスタのベースと前記定電流手段に、エミッタが第
１の負側電源端子に接続され、第２のトランジスタはコ
レクタが前記定電流回路の出力端子に、エミッタが前記
第１の負側電源端子に接続した論理回路。 - 【請求項３】請求項２において、前記定電流手段は、ベ
ースが第１の基準電圧端子に、エミッタが前記第１のト
ランジスタのコレクタとベースに、コレクタが抵抗手段
を介して第１の正側電源端子に接続された第３のｐｎｐ
型トランジスタから構成した論理回路。 - 【請求項４】請求項２において、前記定電流手段は、ソ
ースが第２の正側電源端子に、ゲートが第２のｐ型電界
効果トランジスタのゲートとドレインに、ドレインが前
記第１のｎｐｎ型トランジスタのベースとコレクタに接
続された第１のｐ型電界効果トランジスタと、ソースが
前記第２の正側電源端子に、ベースとコレクタが前記第
１のｐ型電界効果トランジスタのゲートと第４のｐｎｐ
型トランジスタのコレクタに接続された第２のｐ型電界
効果トランジスタと、ベースが第２の基準電圧端子に、
エミッタが抵抗手段を介して前記第１の負側電源端子
に、コレクタが前記第２の電界効果トランジスタのゲー
トとドレインに接続された第４のｎｐｎ型トランジスタ
とから構成した論理回路。 - 【請求項５】請求項３または４において、前記負荷駆動
部を、ベースが前記論理部の出力端子に、コレクタが第
３の正側電源端子に、エミッタが前記負荷駆動部の出力
端子と第６のｎｐｎ型トランジスタのコレクタに接続さ
れた第５のｎｐｎ型トランジスタと、ベースが前記第１
のｎｐｎ型トランジスタのベースに、コレクタが前記負
荷駆動部の出力端子と第５のｎｐｎ型トランジスタのエ
ミッタに、エミッタが第１の負側電源端子に接続された
第６のｎｐｎ型トランジスタとで構成した論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33140192A JPH06177746A (ja) | 1992-12-11 | 1992-12-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33140192A JPH06177746A (ja) | 1992-12-11 | 1992-12-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177746A true JPH06177746A (ja) | 1994-06-24 |
Family
ID=18243282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33140192A Pending JPH06177746A (ja) | 1992-12-11 | 1992-12-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100768240B1 (ko) * | 2006-09-19 | 2007-10-17 | 삼성에스디아이 주식회사 | 전압 레벨 변환 회로 |
-
1992
- 1992-12-11 JP JP33140192A patent/JPH06177746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100768240B1 (ko) * | 2006-09-19 | 2007-10-17 | 삼성에스디아이 주식회사 | 전압 레벨 변환 회로 |
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