JPH06181220A - 半導体装置および、その製造方法 - Google Patents
半導体装置および、その製造方法Info
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- JPH06181220A JPH06181220A JP33323492A JP33323492A JPH06181220A JP H06181220 A JPH06181220 A JP H06181220A JP 33323492 A JP33323492 A JP 33323492A JP 33323492 A JP33323492 A JP 33323492A JP H06181220 A JPH06181220 A JP H06181220A
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- semiconductor substrate
- insulating film
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Abstract
(57)【要約】
【構成】半導体装置においてゲート電極層と半導体基板
を短絡し、半導体基板上にゲ−ト絶縁膜を介してゲート
電極を形成した後、イオン注入あるいは、プラズマ処理
を行ない、その後、ゲート電極層と半導体基板を短絡し
ていた配線層を切断する工程を含むことを特徴とする半
導体装置および、その製造方法。 【効果】イオン注入あるいは、プラズマ処理にともない
発生するチャージアップによりＭＩＳトランジスタのゲ
ート電極がシリコン基板に対して高電圧になることが避
けられ、ゲート電極下のゲート絶縁膜に高電界ストレス
が印加されることを防止できる。よって、ゲート絶縁膜
の絶縁破壊および、信頼性劣化を低減でき、半導体装置
として高信頼性のデバイスを供給することができる。
を短絡し、半導体基板上にゲ−ト絶縁膜を介してゲート
電極を形成した後、イオン注入あるいは、プラズマ処理
を行ない、その後、ゲート電極層と半導体基板を短絡し
ていた配線層を切断する工程を含むことを特徴とする半
導体装置および、その製造方法。 【効果】イオン注入あるいは、プラズマ処理にともない
発生するチャージアップによりＭＩＳトランジスタのゲ
ート電極がシリコン基板に対して高電圧になることが避
けられ、ゲート電極下のゲート絶縁膜に高電界ストレス
が印加されることを防止できる。よって、ゲート絶縁膜
の絶縁破壊および、信頼性劣化を低減でき、半導体装置
として高信頼性のデバイスを供給することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板の素子形成領域にゲ−ト絶縁膜
を介してゲート電極を形成した後、イオン注入あるい
は、プラズマ処理を行なうＭＩＳ型半導体装置の製造方
法に関する。
に関し、特に半導体基板の素子形成領域にゲ−ト絶縁膜
を介してゲート電極を形成した後、イオン注入あるい
は、プラズマ処理を行なうＭＩＳ型半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来のＭＩＳ型半導体装置においては、
ゲート絶縁膜上に形成されたゲート電極は、フローティ
ングのまま、イオン注入及びプラズマエッチング、プラ
ズマＣＶＤの工程を経ていた。
ゲート絶縁膜上に形成されたゲート電極は、フローティ
ングのまま、イオン注入及びプラズマエッチング、プラ
ズマＣＶＤの工程を経ていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の製造方
法では、ゲート電極形成後、イオン注入及びプラズマエ
ッチング、プラズマＣＶＤなどのプラズマ処理を行なう
際、ゲート電極は、フローティングのままであるため、
チャージが発生する工程においてはゲート電極中に電荷
が蓄積され、電位が高くなる。そして、シリコン基板が
接地されることにより、ゲート電極とゲート電極下ノシ
リコン基板との間に高電圧が生じ、ゲート電極下のゲー
ト絶縁膜が破壊されるという課題がある。本発明は、か
かる課題を解決し、高歩留りかつ信頼性の高い半導体装
置の製造方法を提供することにある。
法では、ゲート電極形成後、イオン注入及びプラズマエ
ッチング、プラズマＣＶＤなどのプラズマ処理を行なう
際、ゲート電極は、フローティングのままであるため、
チャージが発生する工程においてはゲート電極中に電荷
が蓄積され、電位が高くなる。そして、シリコン基板が
接地されることにより、ゲート電極とゲート電極下ノシ
リコン基板との間に高電圧が生じ、ゲート電極下のゲー
ト絶縁膜が破壊されるという課題がある。本発明は、か
かる課題を解決し、高歩留りかつ信頼性の高い半導体装
置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、半導体基板上にゲ−ト絶縁膜を介して
ゲート電極を形成した後、イオン注入あるいは、プラズ
マ処理を行なう半導体装置において、半導体基板上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一部
の領域を除去し、半導体基板の表面を露出させる工程
と、半導体基板上にゲート電極層を堆積する工程と、Ｍ
ＩＳトランジスタのゲート電極形成予定領域および、前
記半導体基板を露出させた領域と前記ＭＩＳトランジス
タのゲート電極形成予定領域を短絡する配線領域とを除
くゲート電極層を選択的に除去する工程と、その後、前
記ゲート電極上に層間絶縁膜を形成する工程と、前記ゲ
ート電極と前記半導体基板を露出させた領域を短絡して
いた領域上の前記層間絶縁膜の一部分を除去する工程
と、前記ゲート電極と前記半導体基板を露出させた領域
を短絡していた領域の前記ゲート電極層の一部を除去す
る工程を含む手段を取ることと、半導体基板上にゲ−ト
絶縁膜を介してゲート電極を形成した後、イオン注入あ
るいは、プラズマ処理を行なう半導体装置において、半
導体基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の一部の領域を除去し、半導体基板を露出させ
る工程と、半導体基板上に第一のゲート電極層を堆積す
る工程と、ＭＩＳトランジスタのゲート電極形成予定領
域および、前記半導体基板を露出させた領域と前記ＭＩ
Ｓトランジスタのゲート電極形成予定領域を短絡する配
線領域とを除くゲート電極層を選択的に除去する工程
と、その後、前記の第一のゲート電極上に層間絶縁膜を
形成する工程と、前記第一のゲート電極または、前記半
導体基板を露出せしめた領域とを短絡している一部の領
域上の前記層間絶縁膜を除去する工程と、第二のゲート
電極層または、配線層を堆積する工程と、前記第二のゲ
ート電極層または、前記配線層と同時に、前記第一のゲ
ート電極と前記半導体基板を露出させた領域とを短絡し
ていた前記第一のゲート電極層の一部を除去する工程を
含む手段を取ることと、半導体基板上にゲ−ト絶縁膜を
介してゲート電極を形成した後、イオン注入あるいは、
プラズマ処理を行なう半導体装置において、半導体基板
上にゲート絶縁膜を介して設けられる同一材質で構成さ
れるゲート電極に於て、下層電極の膜厚が上層電極の膜
厚より薄くする手段を取ることと、半導体基板上にゲ−
ト絶縁膜を介してゲート電極を形成した後、イオン注入
あるいは、プラズマ処理を行なう半導体装置において、
半導体基板上にゲート絶縁膜を介して設けられる前記同
一材質で構成されるゲート電極を、多結晶シリコン膜と
する手段を取ることと、半導体基板上にゲ−ト絶縁膜を
介してゲート電極を形成した後、イオン注入あるいは、
プラズマ処理を行なう半導体装置において、半導体基板
上にゲート絶縁膜を介して設けられる前記異なる材質で
構成されるゲート電極が、下層は多結晶シリコン膜、上
層は高融点金属とする手段を取ることと、半導体基板上
にゲ−ト絶縁膜を介してゲート電極を形成した後、イオ
ン注入あるいは、プラズマ処理を行なう半導体装置にお
いて、ゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜の一部の領域を除去し、半導体基板を露出させる工程
と、ゲート電極の下層を堆積する工程と、前記半導体基
板を露出させた領域上の前記ゲート電極の下層の一部を
除去する工程と、再度、半導体基板を露出させる工程
と、ゲート電極の上層を堆積する工程と、ＭＩＳトラン
ジスタのゲート電極形成予定領域および、前記半導体基
板を露出させた領域とゲート電極が短絡する領域と前記
ＭＩＳトランジスタのゲート電極形成領域を接続する配
線領域を除くゲート電極層を除去する工程と、その後、
前記ゲート電極上に層間絶縁膜を形成する工程と、前記
ゲート電極と前記半導体基板を露出させた領域を短絡し
ていた領域上の前記層間絶縁膜の一部分を除去する工程
と、第二のゲート電極または、前記配線層を堆積する工
程と、前記第二のゲート電極または、前記配線層と同時
に、前記第一のゲート電極と前記半導体基板を露出させ
た領域を短絡していた前記第一のゲート電極の上層の一
部をエッチングする工程を含む手段を取ることと、半導
体基板上にゲ−ト絶縁膜を介してゲート電極を形成した
後、イオン注入あるいは、プラズマ処理を行なう半導体
装置において、半導体基板上にゲート絶縁膜を介して設
けられる前記同一材質で構成されるゲート電極が、多結
晶シリコン膜であることを特徴とすることと、半導体基
板上にゲ−ト絶縁膜を介してゲート電極を形成した後、
イオン注入あるいは、プラズマ処理を行なう半導体装置
において、半導体基板上にゲート絶縁膜を介して設けら
れる前記異なる材質で構成されるゲート電極が、下層は
多結晶シリコン膜、上層を高融点金属とする手段を取
る。
解決するために、半導体基板上にゲ−ト絶縁膜を介して
ゲート電極を形成した後、イオン注入あるいは、プラズ
マ処理を行なう半導体装置において、半導体基板上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一部
の領域を除去し、半導体基板の表面を露出させる工程
と、半導体基板上にゲート電極層を堆積する工程と、Ｍ
ＩＳトランジスタのゲート電極形成予定領域および、前
記半導体基板を露出させた領域と前記ＭＩＳトランジス
タのゲート電極形成予定領域を短絡する配線領域とを除
くゲート電極層を選択的に除去する工程と、その後、前
記ゲート電極上に層間絶縁膜を形成する工程と、前記ゲ
ート電極と前記半導体基板を露出させた領域を短絡して
いた領域上の前記層間絶縁膜の一部分を除去する工程
と、前記ゲート電極と前記半導体基板を露出させた領域
を短絡していた領域の前記ゲート電極層の一部を除去す
る工程を含む手段を取ることと、半導体基板上にゲ−ト
絶縁膜を介してゲート電極を形成した後、イオン注入あ
るいは、プラズマ処理を行なう半導体装置において、半
導体基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の一部の領域を除去し、半導体基板を露出させ
る工程と、半導体基板上に第一のゲート電極層を堆積す
る工程と、ＭＩＳトランジスタのゲート電極形成予定領
域および、前記半導体基板を露出させた領域と前記ＭＩ
Ｓトランジスタのゲート電極形成予定領域を短絡する配
線領域とを除くゲート電極層を選択的に除去する工程
と、その後、前記の第一のゲート電極上に層間絶縁膜を
形成する工程と、前記第一のゲート電極または、前記半
導体基板を露出せしめた領域とを短絡している一部の領
域上の前記層間絶縁膜を除去する工程と、第二のゲート
電極層または、配線層を堆積する工程と、前記第二のゲ
ート電極層または、前記配線層と同時に、前記第一のゲ
ート電極と前記半導体基板を露出させた領域とを短絡し
ていた前記第一のゲート電極層の一部を除去する工程を
含む手段を取ることと、半導体基板上にゲ−ト絶縁膜を
介してゲート電極を形成した後、イオン注入あるいは、
プラズマ処理を行なう半導体装置において、半導体基板
上にゲート絶縁膜を介して設けられる同一材質で構成さ
れるゲート電極に於て、下層電極の膜厚が上層電極の膜
厚より薄くする手段を取ることと、半導体基板上にゲ−
ト絶縁膜を介してゲート電極を形成した後、イオン注入
あるいは、プラズマ処理を行なう半導体装置において、
半導体基板上にゲート絶縁膜を介して設けられる前記同
一材質で構成されるゲート電極を、多結晶シリコン膜と
する手段を取ることと、半導体基板上にゲ−ト絶縁膜を
介してゲート電極を形成した後、イオン注入あるいは、
プラズマ処理を行なう半導体装置において、半導体基板
上にゲート絶縁膜を介して設けられる前記異なる材質で
構成されるゲート電極が、下層は多結晶シリコン膜、上
層は高融点金属とする手段を取ることと、半導体基板上
にゲ−ト絶縁膜を介してゲート電極を形成した後、イオ
ン注入あるいは、プラズマ処理を行なう半導体装置にお
いて、ゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜の一部の領域を除去し、半導体基板を露出させる工程
と、ゲート電極の下層を堆積する工程と、前記半導体基
板を露出させた領域上の前記ゲート電極の下層の一部を
除去する工程と、再度、半導体基板を露出させる工程
と、ゲート電極の上層を堆積する工程と、ＭＩＳトラン
ジスタのゲート電極形成予定領域および、前記半導体基
板を露出させた領域とゲート電極が短絡する領域と前記
ＭＩＳトランジスタのゲート電極形成領域を接続する配
線領域を除くゲート電極層を除去する工程と、その後、
前記ゲート電極上に層間絶縁膜を形成する工程と、前記
ゲート電極と前記半導体基板を露出させた領域を短絡し
ていた領域上の前記層間絶縁膜の一部分を除去する工程
と、第二のゲート電極または、前記配線層を堆積する工
程と、前記第二のゲート電極または、前記配線層と同時
に、前記第一のゲート電極と前記半導体基板を露出させ
た領域を短絡していた前記第一のゲート電極の上層の一
部をエッチングする工程を含む手段を取ることと、半導
体基板上にゲ−ト絶縁膜を介してゲート電極を形成した
後、イオン注入あるいは、プラズマ処理を行なう半導体
装置において、半導体基板上にゲート絶縁膜を介して設
けられる前記同一材質で構成されるゲート電極が、多結
晶シリコン膜であることを特徴とすることと、半導体基
板上にゲ−ト絶縁膜を介してゲート電極を形成した後、
イオン注入あるいは、プラズマ処理を行なう半導体装置
において、半導体基板上にゲート絶縁膜を介して設けら
れる前記異なる材質で構成されるゲート電極が、下層は
多結晶シリコン膜、上層を高融点金属とする手段を取
る。
【０００５】
【作用】本発明の半導体装置の製造方法においては、ゲ
ート電極形成後、イオン注入、プラズマ処理によって発
生する電荷は、ゲート電極とシリコン基板が接続されて
いるためにゲート電極に滞まることなく、シリコン基板
に逃げていく。したがって、ゲート絶縁膜を挟む、ゲー
ト電極とシリコン基板間に高電圧が印加されることを防
ぐことが出来る。
ート電極形成後、イオン注入、プラズマ処理によって発
生する電荷は、ゲート電極とシリコン基板が接続されて
いるためにゲート電極に滞まることなく、シリコン基板
に逃げていく。したがって、ゲート絶縁膜を挟む、ゲー
ト電極とシリコン基板間に高電圧が印加されることを防
ぐことが出来る。
【０００６】
【実施例】図１は、本発明の実施例により、製造された
ＭＩＳトランジスタ領域のウェハーの平面図である。図
２〜図４は、本発明の実施例を工程順に沿ってみたＭＩ
Ｓトランジスタ領域のウェハーの断面図であり、図１に
おいる一点鎖線ＡＢで割ったもので、以下に詳細に説明
する。
ＭＩＳトランジスタ領域のウェハーの平面図である。図
２〜図４は、本発明の実施例を工程順に沿ってみたＭＩ
Ｓトランジスタ領域のウェハーの断面図であり、図１に
おいる一点鎖線ＡＢで割ったもので、以下に詳細に説明
する。
【０００７】まず、図２の実施例は、写真食刻法により
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル２０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル２０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
【０００８】その後、１１００℃から１２００℃の熱処
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
【０００９】次に、シリコン基板上に１００ｎｍの膜厚
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ２０３を形成する。
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ２０３を形成する。
【００１０】次に、前記シリコン窒化膜をマスクとし
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜２０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜２０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
【００１１】次に、犠牲酸化として素子形成領域に膜厚
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
【００１２】ついで、８５０℃の水蒸気酸化を行い、素
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜２０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜２０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
【００１３】次に、写真食刻法により、ＭＩＳトランジ
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜２０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜２０５を
除去する。
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜２０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜２０５を
除去する。
【００１４】ついで、多結晶シリコン膜２０８をＣＶＤ
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
２０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域２０７ｂを高濃度不純物領域とする。
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
２０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域２０７ｂを高濃度不純物領域とする。
【００１５】そして、写真食刻法により、パターニング
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極２０８を形成し且つ、ＭＩＳト
ランジスタのゲート電極とシリコン基板と接続している
ゲート電極材を残す。
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極２０８を形成し且つ、ＭＩＳト
ランジスタのゲート電極とシリコン基板と接続している
ゲート電極材を残す。
【００１６】そして、写真食刻法によりＰｃｈ形成領域
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン２０９の注入を行い、Ｎ型の低濃度不純
物拡散領域２１０（オフセット領域）を形成する。
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン２０９の注入を行い、Ｎ型の低濃度不純
物拡散領域２１０（オフセット領域）を形成する。
【００１７】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
【００１８】ついで、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁２１１を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極２０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材、素子形成領域２０７
ｂを通じて、シリコン基板に流れる。そのため、ゲート
電極下のゲート絶縁膜２０５は、絶縁破壊を起こすこと
はない。
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁２１１を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極２０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材、素子形成領域２０７
ｂを通じて、シリコン基板に流れる。そのため、ゲート
電極下のゲート絶縁膜２０５は、絶縁破壊を起こすこと
はない。
【００１９】つぎに、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）２１２のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）２１２のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
【００２０】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジスト２１４で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2のイオン注入を行った後、レジスト表面をＯ2 の
プラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジスト２
１４を完全に剥離する。ここにおいても、イオン注入お
よびレジスト剥離に伴い、チャージが発生しても、ゲー
ト電極２０８は、シリコン基板に接続されているため、
チャージはゲート電極材を通じてシリコン基板に流れ、
ゲート電極下のゲート絶縁膜は、絶縁破壊を起こすこと
はない。
トランジスタのゲート電極を完全にレジスト２１４で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2のイオン注入を行った後、レジスト表面をＯ2 の
プラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジスト２
１４を完全に剥離する。ここにおいても、イオン注入お
よびレジスト剥離に伴い、チャージが発生しても、ゲー
ト電極２０８は、シリコン基板に接続されているため、
チャージはゲート電極材を通じてシリコン基板に流れ、
ゲート電極下のゲート絶縁膜は、絶縁破壊を起こすこと
はない。
【００２１】そして、写真食刻法により、ＭＩＳトラン
ジスタのゲート電極とゲート電極材を用いてシリコン基
板と接続していた一部分の領域上のレジスト２１６を開
孔した後、フロン１２３とＯ2 及びＳＦ6の混合ガスを
用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチン
グを行い、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
し、ＭＩＳトランジスタのゲート電極２１７を残す。
ジスタのゲート電極とゲート電極材を用いてシリコン基
板と接続していた一部分の領域上のレジスト２１６を開
孔した後、フロン１２３とＯ2 及びＳＦ6の混合ガスを
用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチン
グを行い、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
し、ＭＩＳトランジスタのゲート電極２１７を残す。
【００２２】以降の工程は、通常の方法に従って、ウェ
ハー全面に層間絶縁膜としてＮＳＧ膜２１８を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホール２１９を形成したの
ち、電極配線用のアルミニウムをスパッタして、写真食
刻法によりアルミニウム配線のパターニングを行い、ア
ルミニウム配線２２１を形成する。
ハー全面に層間絶縁膜としてＮＳＧ膜２１８を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホール２１９を形成したの
ち、電極配線用のアルミニウムをスパッタして、写真食
刻法によりアルミニウム配線のパターニングを行い、ア
ルミニウム配線２２１を形成する。
【００２３】そして、パッシベーション膜として二酸化
シリコン膜２２２をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。
シリコン膜２２２をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。
【００２４】このように形成された半導体装置では、半
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
【００２５】また、図３の実施例は、写真食刻法により
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル３０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル３０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
【００２６】その後、１１００℃から１２００℃の熱処
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
【００２７】次に、シリコン基板上に１００ｎｍの膜厚
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ３０３を形成する。
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ３０３を形成する。
【００２８】次に、前記シリコン窒化膜をマスクとし
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜３０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜３０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
【００２９】次に、犠牲酸化として素子形成領域に膜厚
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
【００３０】ついで、８５０℃の水蒸気酸化を行い、素
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜３０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜３０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
【００３１】次に、写真食刻法により、ＭＩＳトランジ
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜３０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜３０５を
除去する。
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜３０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜３０５を
除去する。
【００３２】ついで、多結晶シリコン膜３０８をＣＶＤ
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
３０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域３０７ｂを高濃度不純物領域とする。
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
３０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域３０７ｂを高濃度不純物領域とする。
【００３３】更に、ＣＶＤ法により前記多結晶シリコン
膜上にＭｏ（モリブデン）３０９を１００ｎｍから２５
０ｎｍ堆積する。
膜上にＭｏ（モリブデン）３０９を１００ｎｍから２５
０ｎｍ堆積する。
【００３４】そして、写真食刻法により、パターニング
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極３０８を形成し且つ、ＭＩＳト
ランジスタのゲート電極とシリコン基板と接続している
ゲート電極材を残す。
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極３０８を形成し且つ、ＭＩＳト
ランジスタのゲート電極とシリコン基板と接続している
ゲート電極材を残す。
【００３５】そして、写真食刻法によりＰｃｈ形成領域
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン３１０の注入を行い、Ｎ型の低濃度不純
物拡散領域３１１（オフセット領域）を形成する。
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン３１０の注入を行い、Ｎ型の低濃度不純
物拡散領域３１１（オフセット領域）を形成する。
【００３６】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
【００３７】ついで、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁３１２を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材、素子形成領域３０７
ｂを通じて、シリコン基板に流れる。そのため、ゲート
電極下のゲート絶縁膜３０５は、絶縁破壊を起こすこと
はない。
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁３１２を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材、素子形成領域３０７
ｂを通じて、シリコン基板に流れる。そのため、ゲート
電極下のゲート絶縁膜３０５は、絶縁破壊を起こすこと
はない。
【００３８】つぎに、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）３１３のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）３１３のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
【００３９】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジスト３１５で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2３１６のイオン注入を行った後、レジスト表面を
Ｏ2 のプラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジ
スト３１５を完全に剥離する。ここにおいても、イオン
注入およびレジスト剥離に伴い、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材を通じてシリコン基板
に流れ、ゲート電極下のゲート絶縁膜は、絶縁破壊を起
こすことはない。
トランジスタのゲート電極を完全にレジスト３１５で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2３１６のイオン注入を行った後、レジスト表面を
Ｏ2 のプラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジ
スト３１５を完全に剥離する。ここにおいても、イオン
注入およびレジスト剥離に伴い、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材を通じてシリコン基板
に流れ、ゲート電極下のゲート絶縁膜は、絶縁破壊を起
こすことはない。
【００４０】そして、写真食刻法により、ＭＩＳトラン
ジスタのゲート電極とゲート電極材を用いてシリコン基
板と接続していた一部分の領域上のレジスト３１７を開
孔した後、フロン１２３とＯ2 及びＳＦ6の混合ガスを
用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチン
グを行い、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
し、ＭＩＳトランジスタのゲート電極３１８，３１９を
残す。
ジスタのゲート電極とゲート電極材を用いてシリコン基
板と接続していた一部分の領域上のレジスト３１７を開
孔した後、フロン１２３とＯ2 及びＳＦ6の混合ガスを
用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチン
グを行い、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
し、ＭＩＳトランジスタのゲート電極３１８，３１９を
残す。
【００４１】以降の工程は、通常の方法に従って、ウェ
ハー全面に層間絶縁膜としてＮＳＧ膜３２０を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホール３２１上のレジスト
３２２を開孔したのち、電極配線用のアルミニウムをス
パッタして、写真食刻法によりアルミニウム配線のパタ
ーニングを行い、アルミニウム配線３２３を形成する。
ハー全面に層間絶縁膜としてＮＳＧ膜３２０を約１００
ｎｍ程度堆積し、写真食刻法によりソースおよびドレイ
ンの引出し用のコンタクト・ホール３２１上のレジスト
３２２を開孔したのち、電極配線用のアルミニウムをス
パッタして、写真食刻法によりアルミニウム配線のパタ
ーニングを行い、アルミニウム配線３２３を形成する。
【００４２】そして、パッシベーション膜として二酸化
シリコン膜３２４をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。
シリコン膜３２４をＣＶＤ法を用いて堆積し、写真食刻
法により、パッドを開孔した後、弗酸を含む溶液によ
り、パッシベーション膜を除去し、電極引出し口を形成
する。
【００４３】このように形成された半導体装置では、半
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
【００４４】また、図４の実施例は、写真食刻法により
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル４０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
Ｎチャンネル素子形成領域を開孔しＢ（ボロン）イオン
を注入し、Ｐウェル４０２を形成し、同様に写真食刻法
によりＰチャンネル素子形成領域にＰ（リン）イオンを
注入し、Ｎウェルを形成する。
【００４５】その後、１１００℃から１２００℃の熱処
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
理を行いＢ（ボロン）とＰ（リン）の不純物を拡散させ
る。
【００４６】次に、シリコン基板上に１００ｎｍの膜厚
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ４０３を形成する。
の二酸化シリコン膜を形成し、さらに前記二酸化シリコ
ン膜上にＣＶＤ法によりシリコン窒化膜を１６０ｎｍ程
度堆積した後、写真食刻法により素子形成領域にのみ前
記シリコン窒化膜を残し、更に、写真食刻法によりＰ型
ストッパ形成領域を開孔し、Ｂ（ボロン）イオンを注入
してＰ型ストッパ４０３を形成する。
【００４７】次に、前記シリコン窒化膜をマスクとし
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜４０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
て、水蒸気酸化により選択的にフィールド酸化膜として
厚さ４００ｎｍ以上の二酸化シリコン膜４０４（以降、
ＬＯＣＯＳ酸化膜と称する）を形成した後、前記シリコ
ン窒化膜を除去する。
【００４８】次に、犠牲酸化として素子形成領域に膜厚
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
約２０ｎｍ〜４０ｎｍの二酸化シリコン膜を形成した
後、弗酸を含む溶液中で前記二酸化シリコン膜をエッチ
ングする。
【００４９】ついで、８５０℃の水蒸気酸化を行い、素
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜４０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
子形成領域上にＭＩＳトランジスタのゲート絶縁膜とし
て膜厚１５ｎｍの二酸化シリコン膜４０５を形成した
後、ＭＩＳトランジスタのしきい値電圧を調整するため
に、Ｂ（ボロン）または、ＢＦ2のイオン注入を行な
う。
【００５０】次に、写真食刻法により、ＭＩＳトランジ
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜４０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜４０５を
除去する。
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続する素子形成領域を開孔し、その領域の二酸化シ
リコン膜４０５を除去する。この際、同時に他のＭＩＳ
トランジスタのゲート電極とゲート電極材を用いて接続
するＭＩＳトランジスタのソースまたは、ドレイン領域
の一部を開孔し、その領域の二酸化シリコン膜４０５を
除去する。
【００５１】ついで、多結晶シリコン膜４０８をＣＶＤ
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
４０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域４０７ｂを高濃度不純物領域とする。
法によりウェハー全面に約１００ｎｍから４５０ｎｍ堆
積させ、ＰＯＣｌ3 を用いて９００℃前後で数１０分の
熱処理により多結晶シリコン膜中にＰ（リン）イオンを
拡散させ、同時にソースまたは、ドレインの一部の領域
４０７ａおよび、ＭＩＳトランジスタのゲート電極とゲ
ート電極材を用いてシリコン基板と接続する素子形成領
域４０７ｂを高濃度不純物領域とする。
【００５２】つぎに、写真食刻法によりＭＩＳトランジ
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続している一部分の領域上のレジストを開孔した
後、フロン１２３とＯ2 及びＳＦ6の混合ガスを用い、
数ｍＴｏｒｒの圧力下でゲート電極材のエッチングを行
い、ＭＩＳトランジスタのゲート電極とゲート電極材を
用いてシリコン基板と接続していた一部分を切断する。
スタのゲート電極とゲート電極材を用いてシリコン基板
と接続している一部分の領域上のレジストを開孔した
後、フロン１２３とＯ2 及びＳＦ6の混合ガスを用い、
数ｍＴｏｒｒの圧力下でゲート電極材のエッチングを行
い、ＭＩＳトランジスタのゲート電極とゲート電極材を
用いてシリコン基板と接続していた一部分を切断する。
【００５３】そして、ＣＶＤ法により前記多結晶シリコ
ン膜上にＭｏ（モリブデン）４０９を１００ｎｍから２
５０ｎｍ堆積する。
ン膜上にＭｏ（モリブデン）４０９を１００ｎｍから２
５０ｎｍ堆積する。
【００５４】そして、写真食刻法により、パターニング
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極を形成し且つ、ＭＩＳトランジ
スタのゲート電極とシリコン基板と接続しているＭｏ
（モリブデン）４０９を残す。
を行った後、フロン１２３とＯ2 及びＳＦ6 の混合ガス
を用い、数ｍＴｏｒｒの圧力下でゲート電極材のエッチ
ングを行い、ゲート電極を形成し且つ、ＭＩＳトランジ
スタのゲート電極とシリコン基板と接続しているＭｏ
（モリブデン）４０９を残す。
【００５５】そして、写真食刻法によりＰｃｈ形成領域
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン４１０の注入を行い、Ｎ型の低濃度不純
物拡散領域４１１（オフセット領域）を形成する。
及びＰｃｈのＭＩＳトランジスタのゲート電極を完全に
レジストで被覆して、エネルギー６０ｋｅＶから１２０
ｋｅＶ、ドーズ量１×１０12ｃｍー2から１×１０14ｃｍ
ー2の条件下でＮｃｈ形成領域にＰ（リン）または、Ａｓ
（砒素）イオン４１０の注入を行い、Ｎ型の低濃度不純
物拡散領域４１１（オフセット領域）を形成する。
【００５６】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
トランジスタのゲート電極を完全にレジストで被覆し
て、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量
１×１０12ｃｍー2から１×１０14ｃｍー2の条件下でＰｃ
ｈ形成領域にＢ（ボロン）または、ＢＦ2イオンの注入
を行い、Ｐ型の低濃度不純物拡散領域（オフセット領
域）を形成する。ここで、仮にイオン注入により、チャ
ージが発生しても、ゲート電極は、シリコン基板に接続
されているため、チャージはゲート電極材を通じてシリ
コン基板に流れる。そのため、ゲート電極下のゲート絶
縁膜は、絶縁破壊を起こすことはない。
【００５７】ついで、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁４１２を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極は、シリコン基板に接続されているた
め、チャージはゲート電極材、素子形成領域４０７ｂを
通じて、シリコン基板に流れる。そのため、ゲート電極
下のゲート絶縁膜４０５は、絶縁破壊を起こすことはな
い。
酸化シリコン膜を５００ｎｍ〜１μｍ程度堆積した後、
反応ガスＣＨＦ3により二酸化シリコン膜を平坦部に堆
積した二酸化シリコン膜の膜厚分だけ異方性エッチング
することによりゲ−ト電極に側壁４１２を設ける。ここ
においても、エッチングにより、チャージが発生して
も、ゲート電極は、シリコン基板に接続されているた
め、チャージはゲート電極材、素子形成領域４０７ｂを
通じて、シリコン基板に流れる。そのため、ゲート電極
下のゲート絶縁膜４０５は、絶縁破壊を起こすことはな
い。
【００５８】つぎに、ウェハー全面にＣＶＤ法により二
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）４１３のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
酸化シリコン膜を１０ｎｍ〜３０ｎｍ程度堆積した後、
写真食刻法によりＰｃｈ形成領域及びＰｃｈのＭＩＳト
ランジスタのゲート電極を完全にレジストで被覆して、
エネルギー６０ｋｅＶから１２０ｋｅＶ、ドーズ量４×
１０15ｃｍー2以上の条件下でＮｃｈ形成領域にＰ（リ
ン）または、Ａｓ（砒素）４１３のイオン注入を行った
後、レジスト表面をＯ2のプラズマ中で剥離し、更に、
Ｈ2ＳＯ4によりレジストを完全に剥離する。
【００５９】次に、Ｎｃｈ形成領域及びＮｃｈのＭＩＳ
トランジスタのゲート電極を完全にレジスト４１５で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2４１６のイオン注入を行った後、レジスト表面を
Ｏ2 のプラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジ
スト４１５を完全に剥離する。ここにおいても、イオン
注入およびレジスト剥離に伴い、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材を通じてシリコン基板
に流れ、ゲート電極下のゲート絶縁膜は、絶縁破壊を起
こすことはない。
トランジスタのゲート電極を完全にレジスト４１５で被
覆して、エネルギー６０ｋｅＶから１２０ｋｅＶ、ドー
ズ量２×１０15ｃｍー2以上の条件下でＰｃｈ形成領域に
ＢＦ2４１６のイオン注入を行った後、レジスト表面を
Ｏ2 のプラズマ中で剥離し、更に、Ｈ2ＳＯ4によりレジ
スト４１５を完全に剥離する。ここにおいても、イオン
注入およびレジスト剥離に伴い、チャージが発生して
も、ゲート電極３０８は、シリコン基板に接続されてい
るため、チャージはゲート電極材を通じてシリコン基板
に流れ、ゲート電極下のゲート絶縁膜は、絶縁破壊を起
こすことはない。
【００６０】つぎに、ウェハー全面に層間絶縁膜として
ＮＳＧ膜４１７を約１００ｎｍ程度堆積し、写真食刻法
によりソースおよびドレインの引出し用のコンタクト・
ホール４１８ａと同時にＭＩＳトランジスタのゲート電
極とゲート電極材を用いてシリコン基板と接続していた
一部の領域４１８ｂを開孔する。そののち、電極配線用
のアルミニウム１４１９をスパッタして、写真食刻法に
よりアルミニウム配線のパターニングを行い、アルミニ
ウム配線３２３を形成すると同時に、ＭＩＳトランジス
タのゲート電極とゲート電極材を用いてシリコン基板と
接続していた一部の領域上のＭｏ（モリブデン）４０９
を除去し、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
する。
ＮＳＧ膜４１７を約１００ｎｍ程度堆積し、写真食刻法
によりソースおよびドレインの引出し用のコンタクト・
ホール４１８ａと同時にＭＩＳトランジスタのゲート電
極とゲート電極材を用いてシリコン基板と接続していた
一部の領域４１８ｂを開孔する。そののち、電極配線用
のアルミニウム１４１９をスパッタして、写真食刻法に
よりアルミニウム配線のパターニングを行い、アルミニ
ウム配線３２３を形成すると同時に、ＭＩＳトランジス
タのゲート電極とゲート電極材を用いてシリコン基板と
接続していた一部の領域上のＭｏ（モリブデン）４０９
を除去し、ＭＩＳトランジスタのゲート電極とゲート電
極材を用いてシリコン基板と接続していた一部分を切断
する。
【００６１】そして、パッシベーション膜として二酸化
シリコン膜４２１をＣＶＤ法を用いて堆積し、写真食刻
法により、パッド部のレジストを開孔した後、弗酸を含
む溶液により、パッシベーション膜を除去し、電極引出
し口を形成する。
シリコン膜４２１をＣＶＤ法を用いて堆積し、写真食刻
法により、パッド部のレジストを開孔した後、弗酸を含
む溶液により、パッシベーション膜を除去し、電極引出
し口を形成する。
【００６２】このように形成された半導体装置では、半
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
導体基板の素子形成領域上にゲート電極を形成した後の
イオン注入あるいは、プラズマ処理により、チャージが
発生しても、ゲート電極は、シリコン基板に接続されて
いるため、チャージはゲート電極材を通じてシリコン基
板に流れる。そのため、ゲート電極下のゲート絶縁膜
は、絶縁破壊を起こすことはない。したがって、高歩留
りかつ、高信頼性の半導体装置を提供できる。
【００６３】したがって、高歩留りかつ、高信頼性の半
導体装置を低コストで提供できる。
導体装置を低コストで提供できる。
【００６４】尚、図３において、第一のゲート電極の上
層膜は、高融点金属Ｍｏ（モリブデン）としたが、多結
晶シリコン膜または、Ｗ（タングステン）、Ｔｉ（チタ
ン）などの高融点金属を用いてもよい。
層膜は、高融点金属Ｍｏ（モリブデン）としたが、多結
晶シリコン膜または、Ｗ（タングステン）、Ｔｉ（チタ
ン）などの高融点金属を用いてもよい。
【００６５】
【発明の効果】以上、述べたように本発明の半導体装置
では、半導体基板の素子形成領域上にゲート電極を形成
した後のイオン注入あるいは、プラズマ処理により、チ
ャージが発生しても、ゲート電極は、シリコン基板に接
続されているため、チャージはゲート電極材を通じてシ
リコン基板に流れる。そのため、ゲート電極下のゲート
絶縁膜は、絶縁破壊を起こすことはない。
では、半導体基板の素子形成領域上にゲート電極を形成
した後のイオン注入あるいは、プラズマ処理により、チ
ャージが発生しても、ゲート電極は、シリコン基板に接
続されているため、チャージはゲート電極材を通じてシ
リコン基板に流れる。そのため、ゲート電極下のゲート
絶縁膜は、絶縁破壊を起こすことはない。
【００６６】したがって、ゲート絶縁膜の不良を低減
し、高信頼性のゲート絶縁膜を維持することができ、半
導体装置として高歩留り且つ、高信頼性のデバイスを供
給することができる。
し、高信頼性のゲート絶縁膜を維持することができ、半
導体装置として高歩留り且つ、高信頼性のデバイスを供
給することができる。
【図１】 本発明の実施例の半導体装置の平面図であ
る。
る。
【図２】 本発明の実施例の半導体装置の断面図であ
る。
る。
【図３】 本発明の実施例の半導体装置の断面図であ
る。
る。
【図４】 本発明の実施例の半導体装置の断面図であ
る。
る。
１０１ ＭＩＳトランジスタのソース １０２ ＭＩＳトランジスタのゲート １０３ ＭＩＳトランジスタのドレイン １０４ ＭＩＳトランジスタのドレインと配線の接続領
域 １０５ 配線 １０６ コンタクト １０７ 配線 ２０１，３０１，４０１ 半導体基板 ２０２，３０２，４０２ Ｐ型ウェル領域 ２０３，３０３，４０３ ストッパ ２０４，３０４，４０４ ＬＯＣＯＳ ２０５，３０５，４０５ 二酸化シリコン膜 ２０６，３０６，４０６ レジスト ２０７ａ，３０７ａ，４０７ａ 配線とＭＩＳトランジ
スタのドレインの接続領域 ２０７ｂ，３０７ｂ，４０７ｂ ＭＩＳトランジスタの
ゲ−ト電極と接続されるシリコン基板の不純物拡散層領
域 ２０８，３０８，４０８ 多結晶シリコン膜 ２０９，３１０，４１０ Ｐ（リン）イオンまたは、Ａ
ｓ（砒素）イオン ２１０，３１１，４１１ Ｎ型低濃度不純物拡散層オフ
セット領域 ２１１，３１２，４１２ 側壁 ２１２，３１３，４１３ Ｐ（リン）イオンまたは、Ａ
ｓ（砒素）イオン ２１３，３１４，４１４ Ｎ型高濃度不純物拡散層領域 ２１４，３１５，４１６ レジスト ２１５，３１６，４１５ Ｂ（ボロン）またはＢＦ2イ
オン ２１６，３１７ レジスト ２１７，３１９ 多結晶シリコン膜から成るＭＩＳトラ
ンジスタのゲ−ト電極 ２１８，３２０，４１７ 層間絶縁膜 ２１９，３２１，４１８ａ コンタクト・ホール ２２０，３２２ レジスト ２２１，３２３，４１９ アルミニウム配線 ２２２，３２４，４２１ パッシベーション膜 ３０９，４０９ Ｍｏ（モリッブデン） ３１８ Ｍｏ（モリッブデン）から成るＭＩＳトランジ
スタのゲ−ト電極 ４１８ｂ、４２０ ＭＩＳトランジスタのゲ−ト電極と
シリコン基板の接続領域
域 １０５ 配線 １０６ コンタクト １０７ 配線 ２０１，３０１，４０１ 半導体基板 ２０２，３０２，４０２ Ｐ型ウェル領域 ２０３，３０３，４０３ ストッパ ２０４，３０４，４０４ ＬＯＣＯＳ ２０５，３０５，４０５ 二酸化シリコン膜 ２０６，３０６，４０６ レジスト ２０７ａ，３０７ａ，４０７ａ 配線とＭＩＳトランジ
スタのドレインの接続領域 ２０７ｂ，３０７ｂ，４０７ｂ ＭＩＳトランジスタの
ゲ−ト電極と接続されるシリコン基板の不純物拡散層領
域 ２０８，３０８，４０８ 多結晶シリコン膜 ２０９，３１０，４１０ Ｐ（リン）イオンまたは、Ａ
ｓ（砒素）イオン ２１０，３１１，４１１ Ｎ型低濃度不純物拡散層オフ
セット領域 ２１１，３１２，４１２ 側壁 ２１２，３１３，４１３ Ｐ（リン）イオンまたは、Ａ
ｓ（砒素）イオン ２１３，３１４，４１４ Ｎ型高濃度不純物拡散層領域 ２１４，３１５，４１６ レジスト ２１５，３１６，４１５ Ｂ（ボロン）またはＢＦ2イ
オン ２１６，３１７ レジスト ２１７，３１９ 多結晶シリコン膜から成るＭＩＳトラ
ンジスタのゲ−ト電極 ２１８，３２０，４１７ 層間絶縁膜 ２１９，３２１，４１８ａ コンタクト・ホール ２２０，３２２ レジスト ２２１，３２３，４１９ アルミニウム配線 ２２２，３２４，４２１ パッシベーション膜 ３０９，４０９ Ｍｏ（モリッブデン） ３１８ Ｍｏ（モリッブデン）から成るＭＩＳトランジ
スタのゲ−ト電極 ４１８ｂ、４２０ ＭＩＳトランジスタのゲ−ト電極と
シリコン基板の接続領域
Claims (8)
- 【請求項１】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜の一部の領
域を除去し、半導体基板の表面を露出させる工程と、半
導体基板上にゲート電極層を堆積する工程と、ＭＩＳト
ランジスタのゲート電極形成予定領域および、前記半導
体基板を露出させた領域と前記ＭＩＳトランジスタのゲ
ート電極形成予定領域を短絡する配線領域とを除くゲー
ト電極層を選択的に除去する工程と、その後、前記ゲー
ト電極上に層間絶縁膜を形成する工程と、前記ゲート電
極と前記半導体基板を露出させた領域を短絡していた領
域上の前記層間絶縁膜の一部分を除去する工程と、前記
ゲート電極と前記半導体基板を露出させた領域を短絡し
ていた領域の前記ゲート電極層の一部を除去する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜の一部の領
域を除去し、半導体基板を露出させる工程と、半導体基
板上に第一のゲート電極層を堆積する工程と、ＭＩＳト
ランジスタのゲート電極形成予定領域および、前記半導
体基板を露出させた領域と前記ＭＩＳトランジスタのゲ
ート電極形成予定領域を短絡する配線領域とを除くゲー
ト電極層を選択的に除去する工程と、その後、前記の第
一のゲート電極上に層間絶縁膜を形成する工程と、前記
第一のゲート電極または、前記半導体基板を露出せしめ
た領域とを短絡している一部の領域上の前記層間絶縁膜
を除去する工程と、第二のゲート電極層または、配線層
を堆積する工程と、前記第二のゲート電極層または、前
記配線層と同時に、前記第一のゲート電極と前記半導体
基板を露出させた領域とを短絡していた前記第一のゲー
ト電極層の一部を除去する工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項３】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を介して設けられる同一材質で構成されるゲート
電極に於て、下層電極の膜厚が上層電極の膜厚より薄い
ことを特徴とする半導体装置。 - 【請求項４】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を介して設けられる前記同一材質で構成されるゲ
ート電極が、多結晶シリコン膜であることを特徴とする
請求項３記載の半導体装置。 - 【請求項５】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を介して設けられる前記異なる材質で構成される
ゲート電極が、下層は多結晶シリコン膜、上層は高融点
金属であることを特徴とする請求項３記載の半導体装
置。 - 【請求項６】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、ゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の一部の領域を除去し、半
導体基板を露出させる工程と、ゲート電極の下層を堆積
する工程と、前記半導体基板を露出させた領域上の前記
ゲート電極の下層の一部を除去する工程と、再度、半導
体基板を露出させる工程と、ゲート電極の上層を堆積す
る工程と、ＭＩＳトランジスタのゲート電極形成予定領
域および、前記半導体基板を露出させた領域とゲート電
極が短絡する領域と前記ＭＩＳトランジスタのゲート電
極形成領域を接続する配線領域を除くゲート電極層を除
去する工程と、その後、前記ゲート電極上に層間絶縁膜
を形成する工程と、前記ゲート電極と前記半導体基板を
露出させた領域を短絡していた領域上の前記層間絶縁膜
の一部分を除去する工程と、第二のゲート電極または、
前記配線層を堆積する工程と、前記第二のゲート電極ま
たは、前記配線層と同時に、前記第一のゲート電極と前
記半導体基板を露出させた領域を短絡していた前記第一
のゲート電極の上層の一部をエッチングする工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を介して設けられる前記同一材質で構成されるゲ
ート電極が、多結晶シリコン膜であることを特徴とする
請求項６記載の半導体装置の製造方法。 - 【請求項８】半導体基板上にゲ−ト絶縁膜を介してゲー
ト電極を形成した後、イオン注入あるいは、プラズマ処
理を行なう半導体装置において、半導体基板上にゲート
絶縁膜を介して設けられる前記異なる材質で構成される
ゲート電極が、下層は多結晶シリコン膜、上層は高融点
金属であることを特徴とする請求項６記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33323492A JPH06181220A (ja) | 1992-12-14 | 1992-12-14 | 半導体装置および、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33323492A JPH06181220A (ja) | 1992-12-14 | 1992-12-14 | 半導体装置および、その製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181220A true JPH06181220A (ja) | 1994-06-28 |
Family
ID=18263827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33323492A Pending JPH06181220A (ja) | 1992-12-14 | 1992-12-14 | 半導体装置および、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
-
1992
- 1992-12-14 JP JP33323492A patent/JPH06181220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
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