JPH0618180B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0618180B2 JPH0618180B2 JP60234879A JP23487985A JPH0618180B2 JP H0618180 B2 JPH0618180 B2 JP H0618180B2 JP 60234879 A JP60234879 A JP 60234879A JP 23487985 A JP23487985 A JP 23487985A JP H0618180 B2 JPH0618180 B2 JP H0618180B2
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- JP
- Japan
- Prior art keywords
- mask
- region
- impurity
- oxide film
- conductivity type
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体装置の製造方法に係わり、特に、不純物
領域中の素子形成領域にイオンを打ち込むに際し、前記
不純物領域の画成に使用したマスクをイオン打込用のマ
スクとする半導体装置の製造方法に関する。
領域中の素子形成領域にイオンを打ち込むに際し、前記
不純物領域の画成に使用したマスクをイオン打込用のマ
スクとする半導体装置の製造方法に関する。
＜従来の技術＞ 従来の半導体装置の製造方法にあっては、まず、ウエル
規定用のマスクを使用してｎ型の半導体基板にｐ型の不
純物を導入し、ｐウエルを形成した後、素子領域画成用
のマスクを使用して、ｐウエル内にｎチャンネル型のト
ランジスタ形成領域を規定し、その余に素子分離用のフ
ィールド酸化膜を成長させる。しかる後、ウエル規定用
のマスクおよび素子領域画成用のマスクとは別個のイオ
ン打込用のマスクを使用してｎチャンネル型のトランジ
スタ形成領域にｎ型の不純物を打ち込み、以後、周知の
工程を経て。ｎチャンネル型のトランジスタを形成す
る。
規定用のマスクを使用してｎ型の半導体基板にｐ型の不
純物を導入し、ｐウエルを形成した後、素子領域画成用
のマスクを使用して、ｐウエル内にｎチャンネル型のト
ランジスタ形成領域を規定し、その余に素子分離用のフ
ィールド酸化膜を成長させる。しかる後、ウエル規定用
のマスクおよび素子領域画成用のマスクとは別個のイオ
ン打込用のマスクを使用してｎチャンネル型のトランジ
スタ形成領域にｎ型の不純物を打ち込み、以後、周知の
工程を経て。ｎチャンネル型のトランジスタを形成す
る。
＜発明を解決しようとする問題点＞ しかしながら、上記従来例にあっては、ｐウエル内にｎ
チャンネル型トンランジスタを形成するために、ｐウエ
ルを形成するためのマスクに加えて素子領域画成用のマ
スクとイオン打込用のマスクとが別個に必要であり、マ
スク合せの精度にもよるが、３ミクロンルールを採用し
ている場合には、イオン打込用のマスクは素子領域画成
用のマスクを２ミクロン程度のオーバーサイズすること
によって製作していた。このようなイオン打込用のマス
クはフィールド酸化膜を被っており、イオン打込時にイ
オンがフィールド酸化膜下に到達し、隣接するトランジ
スタが短絡することを防止できるものの、ｐウエル内の
トランジスタの数や配置を変更すると、素子領域画成用
のマスクだけでなく、イオン打込用のマスクも製作し直
さなければならず、そのために多額の費用を要するとい
う問題点があった。
チャンネル型トンランジスタを形成するために、ｐウエ
ルを形成するためのマスクに加えて素子領域画成用のマ
スクとイオン打込用のマスクとが別個に必要であり、マ
スク合せの精度にもよるが、３ミクロンルールを採用し
ている場合には、イオン打込用のマスクは素子領域画成
用のマスクを２ミクロン程度のオーバーサイズすること
によって製作していた。このようなイオン打込用のマス
クはフィールド酸化膜を被っており、イオン打込時にイ
オンがフィールド酸化膜下に到達し、隣接するトランジ
スタが短絡することを防止できるものの、ｐウエル内の
トランジスタの数や配置を変更すると、素子領域画成用
のマスクだけでなく、イオン打込用のマスクも製作し直
さなければならず、そのために多額の費用を要するとい
う問題点があった。
＜問題点を解決するための手段＞ 本発明は上記問題点に鑑み、第１導電型の半導体基板に
保護膜を成長させ該保護膜に不純物導入用の窓を形成
し、第１マスクを使用して該窓から第２導電型の不純物
を導入して第１不純物領域を形成した後、前記第１不純
物領域に第２マスクで素子形成領域を規定し該素子形成
領域を除き素子形成のための不純物打込時に不純物が貫
通できない厚さのフイールド酸化膜を成長させる。この
後、前記第１マスクを使用して前記素子形成領域に第１
導電型の不純物を打ち込み素子を形成することを要旨と
する。
保護膜を成長させ該保護膜に不純物導入用の窓を形成
し、第１マスクを使用して該窓から第２導電型の不純物
を導入して第１不純物領域を形成した後、前記第１不純
物領域に第２マスクで素子形成領域を規定し該素子形成
領域を除き素子形成のための不純物打込時に不純物が貫
通できない厚さのフイールド酸化膜を成長させる。この
後、前記第１マスクを使用して前記素子形成領域に第１
導電型の不純物を打ち込み素子を形成することを要旨と
する。
＜実施例＞ 第１図（ａ）乃至（ｆ）は本発明の一実施例の各工程を
表わす断面図であり、相補型ＭＯＳトランジスタの製造
工程の一部を例にとり説明する。まず、ｎ型の半導体基
板１の表面に酸化膜２を成長させ、これにホトレジスト
膜３を塗布した後、マスク４を介してホトレジスト膜３
を露光する（（第１図（ａ））。ホトレジスト膜３のパ
ターン形成と該パターン形成されたポトレジスト膜３を
マスクとした酸化膜２のエッチングンとの後、マスク５
を介してｐ型の不純物、例えばボロンをイオン打込して
ｐウエル６を形成する（第１図（ｂ））。この後、半導
体基板１の表面に再び酸化膜７を成長させ、この上に窒
化膜８を被着してホトレジスト膜９を塗布する。ホトレ
ジスト膜９をマスク１０を介して露光し（第１図
（ｃ））、ホトレジスト膜１０のパターン形成をした
後、酸化膜７と窒化膜８とを選択的にエッチングし、露
出した半導体基板１の表面に熱酸化によりフイールド酸
化膜１１を成長させる（第１図（ｄ））。イオン打込に
よるチャンネル領域の閾値の調整を行った後、ゲート酸
化膜の形成とポリシリコンゲート１２のパターン形成を
行い、続く工程では、再びマスク５を介してｎ型の不純
物、例えば燐を約４５ｋｅＶで打ち込み（第１図
（ｅ））、ソース領域・ドレイン領域１３を形成する
（第１図（ｆ））。しかる後、周知の工程を経て相補型
ＭＯＳトランジスタが完成する。
表わす断面図であり、相補型ＭＯＳトランジスタの製造
工程の一部を例にとり説明する。まず、ｎ型の半導体基
板１の表面に酸化膜２を成長させ、これにホトレジスト
膜３を塗布した後、マスク４を介してホトレジスト膜３
を露光する（（第１図（ａ））。ホトレジスト膜３のパ
ターン形成と該パターン形成されたポトレジスト膜３を
マスクとした酸化膜２のエッチングンとの後、マスク５
を介してｐ型の不純物、例えばボロンをイオン打込して
ｐウエル６を形成する（第１図（ｂ））。この後、半導
体基板１の表面に再び酸化膜７を成長させ、この上に窒
化膜８を被着してホトレジスト膜９を塗布する。ホトレ
ジスト膜９をマスク１０を介して露光し（第１図
（ｃ））、ホトレジスト膜１０のパターン形成をした
後、酸化膜７と窒化膜８とを選択的にエッチングし、露
出した半導体基板１の表面に熱酸化によりフイールド酸
化膜１１を成長させる（第１図（ｄ））。イオン打込に
よるチャンネル領域の閾値の調整を行った後、ゲート酸
化膜の形成とポリシリコンゲート１２のパターン形成を
行い、続く工程では、再びマスク５を介してｎ型の不純
物、例えば燐を約４５ｋｅＶで打ち込み（第１図
（ｅ））、ソース領域・ドレイン領域１３を形成する
（第１図（ｆ））。しかる後、周知の工程を経て相補型
ＭＯＳトランジスタが完成する。
なお、マスク５は、ｐウエル６内のソース領域・ドレイ
ン領域１３を形成するためのイオン打ち込みだけでな
く、ｐウエル６内の他のイオン打ち込みにも使用するこ
とができ、更に、マスク５と逆のマスクを使用してｐウ
エル６外のイオン打ち込みを行うことができる。
ン領域１３を形成するためのイオン打ち込みだけでな
く、ｐウエル６内の他のイオン打ち込みにも使用するこ
とができ、更に、マスク５と逆のマスクを使用してｐウ
エル６外のイオン打ち込みを行うことができる。
＜効果＞ 以上説明してきたように、この発明によれば、第１導電
型の半導体基板に第１不純物領域を形成するのに使用し
た第１マスクによりフィールド酸化膜を被うことなく素
子形成領域に第１導電型の不純物を打ち込み素子を形成
するようにしたので、素子形成領域の形状を変更して
も、素子形成領域に不純物を打ち込むためのマスクを変
更する必要がなく、素子形成領域の形状変更等に伴う費
用を低下させられ、しかも、フィールド酸化膜は不純物
の貫通できない厚さを有していることから、隣接する素
子間の短絡が生じないという効果が得られる。
型の半導体基板に第１不純物領域を形成するのに使用し
た第１マスクによりフィールド酸化膜を被うことなく素
子形成領域に第１導電型の不純物を打ち込み素子を形成
するようにしたので、素子形成領域の形状を変更して
も、素子形成領域に不純物を打ち込むためのマスクを変
更する必要がなく、素子形成領域の形状変更等に伴う費
用を低下させられ、しかも、フィールド酸化膜は不純物
の貫通できない厚さを有していることから、隣接する素
子間の短絡が生じないという効果が得られる。
図（ａ）乃至（ｆ）は本発明の一実施例の製造工程を示
す断面図である。 １……半導体基板、 ５……第１マスク、 ６……第１不純物領域、 １０……第２マスク、 １１……フィールド酸化膜。
す断面図である。 １……半導体基板、 ５……第１マスク、 ６……第１不純物領域、 １０……第２マスク、 １１……フィールド酸化膜。
Claims (1)
- 【請求項１】第１導電型の半導体基板に保護膜を成長さ
せ該保護膜に不純物導入用の窓を形成し該窓から第１マ
スクを使用して第２導電型の不純物を導入し第１不純物
領域を形成する工程と、前記第１不純物領域に第２マス
クで素子形成領域を規定し該素子形成領域を除きフィー
ルド酸化膜を成長させる工程と、前記第１マスクを使用
して前記素子形成領域に第１導電型の不純物を打ち込む
工程とを含み、前記フィールド酸化膜は打ち込まれた第
１導電型の不純物が貫通できない厚さを有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60234879A JPH0618180B2 (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60234879A JPH0618180B2 (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6293928A JPS6293928A (ja) | 1987-04-30 |
| JPH0618180B2 true JPH0618180B2 (ja) | 1994-03-09 |
Family
ID=16977752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60234879A Expired - Lifetime JPH0618180B2 (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618180B2 (ja) |
-
1985
- 1985-10-21 JP JP60234879A patent/JPH0618180B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6293928A (ja) | 1987-04-30 |
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