JPH06188411A - カットオフ可能な高出力半導体素子 - Google Patents
カットオフ可能な高出力半導体素子Info
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- JPH06188411A JPH06188411A JP5201336A JP20133693A JPH06188411A JP H06188411 A JPH06188411 A JP H06188411A JP 5201336 A JP5201336 A JP 5201336A JP 20133693 A JP20133693 A JP 20133693A JP H06188411 A JPH06188411 A JP H06188411A
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- cathode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/233—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
- H10W76/12—Containers or parts thereof characterised by their shape
- H10W76/13—Containers comprising a conductive base serving as an interconnection
- H10W76/138—Containers comprising a conductive base serving as an interconnection having another interconnection being formed by a cover plate parallel to the conductive base, e.g. sandwich type
Landscapes
- Thyristors (AREA)
- Die Bonding (AREA)
- Bipolar Transistors (AREA)
- Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 従来の素子の変更を最小限に抑えつつ、結合
インダクタンスが低いゲート・ユニット用の連結が可能
であるように高出力半導体素子を改良する。 【構成】 ＧＴＯ型のようなカットオフ可能な高出力半
導体素子（１）において、半導体基板（２）が、環状の
絶縁ハウジング（１０）内の、圧接可能な円板形の陰極
接点（４）と、これも圧接可能な円板形の陽極接点
（５）との間に配設され、陰極接点側でゲート接点
（７、２１）と接触せしめられ、陰極接点（４）が第１
カバー（１１ａ）を介して絶縁ハウジング（１０）の一
端と連結され、陽極接点（５）が第２カバー（１１ｂ）
を介して絶縁ハウジング（１０）の他端と連結されて外
部に対して密閉された素子（１）を構成する。ゲート接
点（７）には外部に案内されたゲート導線を経てゲート
電流を印加することが可能である。ゲート導線（８）は
軸対称に構成され、陰極接点（４）と同心に配設され
る。ゲート導線（８）は単一の絶縁体によって陰極接点
から電気的に絶縁される。
インダクタンスが低いゲート・ユニット用の連結が可能
であるように高出力半導体素子を改良する。 【構成】 ＧＴＯ型のようなカットオフ可能な高出力半
導体素子（１）において、半導体基板（２）が、環状の
絶縁ハウジング（１０）内の、圧接可能な円板形の陰極
接点（４）と、これも圧接可能な円板形の陽極接点
（５）との間に配設され、陰極接点側でゲート接点
（７、２１）と接触せしめられ、陰極接点（４）が第１
カバー（１１ａ）を介して絶縁ハウジング（１０）の一
端と連結され、陽極接点（５）が第２カバー（１１ｂ）
を介して絶縁ハウジング（１０）の他端と連結されて外
部に対して密閉された素子（１）を構成する。ゲート接
点（７）には外部に案内されたゲート導線を経てゲート
電流を印加することが可能である。ゲート導線（８）は
軸対称に構成され、陰極接点（４）と同心に配設され
る。ゲート導線（８）は単一の絶縁体によって陰極接点
から電気的に絶縁される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板が環状の絶
縁ハウジング内で圧接可能な円板形の陰極接点と圧接可
能な円板形の陽極接点との間に配設され、陰極接点側で
ゲート接点と接触せしめられ、陰極接点が第１カバーを
介して絶縁ハウジングの一端と連結され、陽極接点が第
２カバーを介して絶縁ハウジングの他端と連結されて外
部に対して密閉された素子を構成し、ゲート接点には外
部に案内されたゲート導線を経てゲート電流を印加する
ことが可能になった、円板形の半導体基板を有する、た
とえばＧＴＯの形式のカットオフ可能な高出力半導体素
子に関する。
縁ハウジング内で圧接可能な円板形の陰極接点と圧接可
能な円板形の陽極接点との間に配設され、陰極接点側で
ゲート接点と接触せしめられ、陰極接点が第１カバーを
介して絶縁ハウジングの一端と連結され、陽極接点が第
２カバーを介して絶縁ハウジングの他端と連結されて外
部に対して密閉された素子を構成し、ゲート接点には外
部に案内されたゲート導線を経てゲート電流を印加する
ことが可能になった、円板形の半導体基板を有する、た
とえばＧＴＯの形式のカットオフ可能な高出力半導体素
子に関する。
【０００２】
【従来の技術】上記のような素子は、文献ＥＰ−Ｂ１−
０１５９７９７号（図７）から公知である。高出力電子
工学の分野では、たとえばコンバータや駆動回路の分野
において、電気的出力をますます効率よく変換するため
に、より高性能で、より迅速にカットオフ可能な素子の
開発が行われている。このような素子には例えば公知の
ＧＴＯ，ＩＧＢＴ又はフィールド制御サイリスタ（ＦＣ
Ｔｈ）もしくは静的誘導サイリスタ（ＳＩＴｈ）があ
る。その場合、ＧＴＯの制御が特に困難であるが、その
理由はこの素子ではスイッチのオン・オフが不均一であ
ることにより臨界状態が生ずることにあり、これは従来
の技術では通常は高価な特別の配線、いわゆる“スナッ
バ”によって回避しなければならない。しかし、このよ
うな“スナッバ”は別の回路が必要なだけではなく、大
きいスペースを必要とし、それに付随して効率損が生ず
る。そのために最近になって、所定の素子を特別設計の
ゲート・ユニットで“厳密に”制御すること、すなわち
スイッチのオン・オフ用に極めて険しく、高いゲート・
パスルを供給することによってＧＴＯの配線上のコスト
を節減する方法が提案されている（ＥＰ−Ａ１−０４８
９９４５号）。この提案の目的は、ＧＴＯ自体やハウジ
ングをできるだけ修正せずに済ませることにあったの
で、冒頭に記載した文献に記載されているような従来技
術の市販の素子にも利用できるものである。
０１５９７９７号（図７）から公知である。高出力電子
工学の分野では、たとえばコンバータや駆動回路の分野
において、電気的出力をますます効率よく変換するため
に、より高性能で、より迅速にカットオフ可能な素子の
開発が行われている。このような素子には例えば公知の
ＧＴＯ，ＩＧＢＴ又はフィールド制御サイリスタ（ＦＣ
Ｔｈ）もしくは静的誘導サイリスタ（ＳＩＴｈ）があ
る。その場合、ＧＴＯの制御が特に困難であるが、その
理由はこの素子ではスイッチのオン・オフが不均一であ
ることにより臨界状態が生ずることにあり、これは従来
の技術では通常は高価な特別の配線、いわゆる“スナッ
バ”によって回避しなければならない。しかし、このよ
うな“スナッバ”は別の回路が必要なだけではなく、大
きいスペースを必要とし、それに付随して効率損が生ず
る。そのために最近になって、所定の素子を特別設計の
ゲート・ユニットで“厳密に”制御すること、すなわち
スイッチのオン・オフ用に極めて険しく、高いゲート・
パスルを供給することによってＧＴＯの配線上のコスト
を節減する方法が提案されている（ＥＰ−Ａ１−０４８
９９４５号）。この提案の目的は、ＧＴＯ自体やハウジ
ングをできるだけ修正せずに済ませることにあったの
で、冒頭に記載した文献に記載されているような従来技
術の市販の素子にも利用できるものである。
【０００３】ＧＴＯを使用する際に上記のような著しい
改良が既に達成できるものの、特に素子自体の内部構造
の改良が可能になるならば特に有利である。この点に関
しては、特にＧＴＯとそのゲート・ユニットとの結合イ
ンダクタンスが重要であり、例えば絶縁ハウジングによ
るゲート導線の従来の引き出し方法に起因して結合イン
ダクタンスが高い場合、“厳密な”制御を決定的に妨
げ、コストが高いゲート・ユニットが必要になる。従っ
てゲート・ユニットを簡略化し、且つ容積と消費電流を
節減するために、ＧＴＯとゲート・ユニットとの間の結
合インダクタンスを従来の約３０ｎＨから２ｎＨ以下ま
で決定的に低減することが追求される。特にＦＣＴｈの
場合であるが、ＧＴＯの場合も結合インダクタンスを低
減するための解決方法が既に提案されており、この提案
はゲート・ユニットの最も重要な部品を素子のハウジン
グ内に直接組み込むものである（ＥＰ−Ａ１−０３２８
７７８号又はＥＰ−Ａ１−０３８１８４９号を参照）。
このような設計によって結合インダクタンスは極めて低
下するものの、開発と製造のコストが高くなるばかりで
はなく、下記のような一連の欠点を伴う。 −高温度でも必要なキャパシタンス値と、必要な信頼性
が得られる適宜のパルス・コンデンサを活用し難いこ
と。 −素子内の接触の確実性に欠けること。 −主回路からの励起を防護するために制御回路を遮蔽す
る必要があること。 −ＧＴＯを使用する際にカットオフ回路の他に更に（場
合によってはハウジング内の）カットイン回路と、ゲー
ト電流を継続的にオン状態に励起するための保持回路と
を接続しなければならず、その場合、保持回路には電流
が必要であるので、ハウジング内にはほとんどスペース
がないこと、である。
改良が既に達成できるものの、特に素子自体の内部構造
の改良が可能になるならば特に有利である。この点に関
しては、特にＧＴＯとそのゲート・ユニットとの結合イ
ンダクタンスが重要であり、例えば絶縁ハウジングによ
るゲート導線の従来の引き出し方法に起因して結合イン
ダクタンスが高い場合、“厳密な”制御を決定的に妨
げ、コストが高いゲート・ユニットが必要になる。従っ
てゲート・ユニットを簡略化し、且つ容積と消費電流を
節減するために、ＧＴＯとゲート・ユニットとの間の結
合インダクタンスを従来の約３０ｎＨから２ｎＨ以下ま
で決定的に低減することが追求される。特にＦＣＴｈの
場合であるが、ＧＴＯの場合も結合インダクタンスを低
減するための解決方法が既に提案されており、この提案
はゲート・ユニットの最も重要な部品を素子のハウジン
グ内に直接組み込むものである（ＥＰ−Ａ１−０３２８
７７８号又はＥＰ−Ａ１−０３８１８４９号を参照）。
このような設計によって結合インダクタンスは極めて低
下するものの、開発と製造のコストが高くなるばかりで
はなく、下記のような一連の欠点を伴う。 −高温度でも必要なキャパシタンス値と、必要な信頼性
が得られる適宜のパルス・コンデンサを活用し難いこ
と。 −素子内の接触の確実性に欠けること。 −主回路からの励起を防護するために制御回路を遮蔽す
る必要があること。 −ＧＴＯを使用する際にカットオフ回路の他に更に（場
合によってはハウジング内の）カットイン回路と、ゲー
ト電流を継続的にオン状態に励起するための保持回路と
を接続しなければならず、その場合、保持回路には電流
が必要であるので、ハウジング内にはほとんどスペース
がないこと、である。
【０００４】上述の理由から公知の解決方法ではゲート
・ユニットの一部を依然としてＧＴＯハウジングの外部
に配設しなければならない。
・ユニットの一部を依然としてＧＴＯハウジングの外部
に配設しなければならない。
【０００５】
【発明が解決しようとする課題】従って、本発明の課題
は、従来の素子の変更を最小限に抑えつつ、所望どおり
に結合インダクタンスが低いゲート・ユニット用の連結
が可能であるように高出力半導体素子を改良し、“厳密
な”制御という公知の利点を放棄することなく、ゲート
・ユニットに公知の態様で既に実証済の素子（ＭＯＳＦ
ＥＴ及びコンデンサ）を装備できるようにするととも
に、従来どおりに保守その他のためにアクセス可能とす
ることにある。
は、従来の素子の変更を最小限に抑えつつ、所望どおり
に結合インダクタンスが低いゲート・ユニット用の連結
が可能であるように高出力半導体素子を改良し、“厳密
な”制御という公知の利点を放棄することなく、ゲート
・ユニットに公知の態様で既に実証済の素子（ＭＯＳＦ
ＥＴ及びコンデンサ）を装備できるようにするととも
に、従来どおりに保守その他のためにアクセス可能とす
ることにある。
【０００６】
【課題を解決するための手段】上記の課題は冒頭に述べ
た種類の素子において、（ａ）ゲート導線を軸対称に構
成し、陰極接点と同心に配設するとともに、（ｂ）ゲー
ト導線を単一の絶縁体によって陰極接点から電気的に絶
縁したことによって解決される。本発明の核心は、ゲー
ト接点とゲート導線の構成と配置を変更し、特にゲート
導線を陰極接点のより近傍に配することによって、ゲー
ト陰極回路内の個々の素子の幾何的な構成に起因するル
ープ・インダクタンスを低減することにある。この解決
方法は特にＧＴＯに適しているが、例えばＦＣＴｈＩＧ
ＢＴ又はＳＩＴｈのような別のカットオフ可能な高出力
半導体素子にも利点をもたらすものである。本発明の素
子の第１の実施例は、ゲート接点を環状に形成するとと
もに、ゲート導線をも環状に形成し、素子から引き出し
たことを特徴としている。このような構成によって、ル
ープ・インダクタンスを大幅に低減しつつ、ゲート電流
の良好且つ均一な配電が達成される。
た種類の素子において、（ａ）ゲート導線を軸対称に構
成し、陰極接点と同心に配設するとともに、（ｂ）ゲー
ト導線を単一の絶縁体によって陰極接点から電気的に絶
縁したことによって解決される。本発明の核心は、ゲー
ト接点とゲート導線の構成と配置を変更し、特にゲート
導線を陰極接点のより近傍に配することによって、ゲー
ト陰極回路内の個々の素子の幾何的な構成に起因するル
ープ・インダクタンスを低減することにある。この解決
方法は特にＧＴＯに適しているが、例えばＦＣＴｈＩＧ
ＢＴ又はＳＩＴｈのような別のカットオフ可能な高出力
半導体素子にも利点をもたらすものである。本発明の素
子の第１の実施例は、ゲート接点を環状に形成するとと
もに、ゲート導線をも環状に形成し、素子から引き出し
たことを特徴としている。このような構成によって、ル
ープ・インダクタンスを大幅に低減しつつ、ゲート電流
の良好且つ均一な配電が達成される。
【０００７】好ましい態様においては、ゲート接点が陰
極接点を間隔を隔てて同心に囲み、ゲート導線を陰極接
点と絶縁ハウジングとの間で素子から引き出し、ゲート
導線がゲート接点を第１カバーと直接連結する。また、
第１カバーを双方の間に位置させ、陰極接点を同心に囲
む絶縁リングによって陰極接点から電気的に絶縁する。
この構成によって、絶縁ハウジング及び陰極接点、ひい
ては素子を、クランプ技術において公知の“プレス・パ
ック”ハウジング状態に維持することができ、かつ陰極
接点と絶縁ハウジングとの間にあるスペースを最適に活
用することができる。他の好ましい態様においては、ゲ
ート接続と陰極接続とを行うために、両側に金属化層を
被覆した絶縁フォイルから成る帯状導体を設け、帯状導
体の第２金属化層が素子側を向くようにして、帯状導体
により素子の陰極側を覆い、帯状導体の陰極接点の領域
で、第１金属化層が陰極接点と直接接触し、陰極接続を
形成するように絶縁フォイルと第２金属化層との間隔を
隔て、第２金属化層が第１カバーと直接電気的に連結さ
れ、ゲート接続を形成する。帯状導体による上記の種類
の外部接続は特にインダクタンスが低く、素子の内部構
造と組合わせて、全インダクタンスが低いことによる
“厳密な”制御に特に適した構造が達成される。
極接点を間隔を隔てて同心に囲み、ゲート導線を陰極接
点と絶縁ハウジングとの間で素子から引き出し、ゲート
導線がゲート接点を第１カバーと直接連結する。また、
第１カバーを双方の間に位置させ、陰極接点を同心に囲
む絶縁リングによって陰極接点から電気的に絶縁する。
この構成によって、絶縁ハウジング及び陰極接点、ひい
ては素子を、クランプ技術において公知の“プレス・パ
ック”ハウジング状態に維持することができ、かつ陰極
接点と絶縁ハウジングとの間にあるスペースを最適に活
用することができる。他の好ましい態様においては、ゲ
ート接続と陰極接続とを行うために、両側に金属化層を
被覆した絶縁フォイルから成る帯状導体を設け、帯状導
体の第２金属化層が素子側を向くようにして、帯状導体
により素子の陰極側を覆い、帯状導体の陰極接点の領域
で、第１金属化層が陰極接点と直接接触し、陰極接続を
形成するように絶縁フォイルと第２金属化層との間隔を
隔て、第２金属化層が第１カバーと直接電気的に連結さ
れ、ゲート接続を形成する。帯状導体による上記の種類
の外部接続は特にインダクタンスが低く、素子の内部構
造と組合わせて、全インダクタンスが低いことによる
“厳密な”制御に特に適した構造が達成される。
【０００８】本発明の第２の実施例においては、ゲート
接点とゲート導線を環状に形成して素子から引き出し、
ゲート接点が陰極接点を間隔を隔てて同心に囲むように
配置する。また、絶縁ハウジングを上部ハウジングと下
部ハウジングとに区分し、ゲート導線を上部と下部のハ
ウジングとの間で素子から引き出す。この実施例は、素
子の陰極側を完全に不変のままでループインダクタンス
を低下させるとができるという利点を有している。その
他の実施例は従属クレームに記載のとおりである。次に
本発明を図面を参照した実施例に基づいて詳細に説明す
る。
接点とゲート導線を環状に形成して素子から引き出し、
ゲート接点が陰極接点を間隔を隔てて同心に囲むように
配置する。また、絶縁ハウジングを上部ハウジングと下
部ハウジングとに区分し、ゲート導線を上部と下部のハ
ウジングとの間で素子から引き出す。この実施例は、素
子の陰極側を完全に不変のままでループインダクタンス
を低下させるとができるという利点を有している。その
他の実施例は従属クレームに記載のとおりである。次に
本発明を図面を参照した実施例に基づいて詳細に説明す
る。
【０００９】
【実施例】図１に、本発明による素子の実施例の断面図
を示す。素子１は、ハウジングに関して、従来技術の説
明で既に記載した“プレス・パック”ハウジングとして
公知である多くの特徴を有している。素子の中心部の部
品は、公知である両側から圧接可能な種々の（丸い）円
板の積層体である。（個々の円板は明解にするために図
面では陰影線を付していない。）積層体は中心部に半導
体基板２を有する。この基板２は通常は銅製であり、素
子の本来の能動部分（ＧＴＯの場合は例えば個別サイリ
スタ、周囲を囲むゲート金属化層、ショート等）を含ん
でいる。絶縁耐性を高めるため、半導体基板は縁部に受
動部分を備えている。半導体基板２の陰極側は円板形の
陰極接点４と接触せしめられ、陽極側はこれも円形の陽
極接点５と接触せしめられる。双方の接点とも通常は銅
製である。陰極接点４を介して陽極接続Ｋが行われ、陽
極接点５を介して陽極接続Ａが行われる。交番負荷の状
態を改善するため、半導体基板２と接点４及び５との間
に珪素と銅との熱膨張率の差を補償するモリブデン製の
円板３ａ、３ｂを備えることができる。その場合、半導
体基板はモリブデン製の円板３ａ、３ｂと接合するか、
又は円板の間に圧力だけで保持する（いわゆる“自由浮
動シリコン技術”又は“直接圧着”）。
を示す。素子１は、ハウジングに関して、従来技術の説
明で既に記載した“プレス・パック”ハウジングとして
公知である多くの特徴を有している。素子の中心部の部
品は、公知である両側から圧接可能な種々の（丸い）円
板の積層体である。（個々の円板は明解にするために図
面では陰影線を付していない。）積層体は中心部に半導
体基板２を有する。この基板２は通常は銅製であり、素
子の本来の能動部分（ＧＴＯの場合は例えば個別サイリ
スタ、周囲を囲むゲート金属化層、ショート等）を含ん
でいる。絶縁耐性を高めるため、半導体基板は縁部に受
動部分を備えている。半導体基板２の陰極側は円板形の
陰極接点４と接触せしめられ、陽極側はこれも円形の陽
極接点５と接触せしめられる。双方の接点とも通常は銅
製である。陰極接点４を介して陽極接続Ｋが行われ、陽
極接点５を介して陽極接続Ａが行われる。交番負荷の状
態を改善するため、半導体基板２と接点４及び５との間
に珪素と銅との熱膨張率の差を補償するモリブデン製の
円板３ａ、３ｂを備えることができる。その場合、半導
体基板はモリブデン製の円板３ａ、３ｂと接合するか、
又は円板の間に圧力だけで保持する（いわゆる“自由浮
動シリコン技術”又は“直接圧着”）。
【００１０】円板２、３ａ、３ｂ、４及び５から成る積
層体は、環状の絶縁ハウジング１０内に同心に配設され
る。この絶縁ハウジングはセラミック製であり、絶縁耐
性を高めるために外側に周囲溝を設けてある。絶縁ハウ
ジング１０は、両端にそれぞれフランジ１２ａ、１２ｂ
を備えており、これらのフランジは金属薄板リングとし
て形成され、金属−セラミック連結によってハウジング
のセラミックと連結されている。フランジ１２ａ、１２
ｂにはこれも環状の、金属薄板から成る第１と第２のカ
バー１１ａ、１１ｂが接合（はんだ付け、溶接）されて
いる。第２カバー１１ｂは陽極側の内縁部で陽極接点５
と連結され、ハウジングの陽極側で陽極接点と共に密閉
された（気密の）、僅かに縦に偏向可能であるハウジン
グ端部を形成する。従って陽極側の構造は公知の“プレ
ス・パック”ハウジングと同一である。これに対して陰
極側の構造は従来のハウジングとは異なっている。第１
カバー１１ａは、その外縁部に第１フランジ１２ａが連
続的に形成されてはいるが、その内縁部は陰極接点４ま
では達していず、内縁部に絶縁リング９が設けられる。
絶縁リング９は、好ましくはセラミック製であり、陰極
接点４と第１フランジ１１ａとの間に同心に配置され
る。絶縁リング９自体は金属薄板製の別の連結リング１
７によって陰極接点４と連結されている。このようにし
て絶縁リング９と、第１カバー１１ａと、第１フランジ
１２ａとが陰極側の密閉されたハウジング端部を形成す
る。
層体は、環状の絶縁ハウジング１０内に同心に配設され
る。この絶縁ハウジングはセラミック製であり、絶縁耐
性を高めるために外側に周囲溝を設けてある。絶縁ハウ
ジング１０は、両端にそれぞれフランジ１２ａ、１２ｂ
を備えており、これらのフランジは金属薄板リングとし
て形成され、金属−セラミック連結によってハウジング
のセラミックと連結されている。フランジ１２ａ、１２
ｂにはこれも環状の、金属薄板から成る第１と第２のカ
バー１１ａ、１１ｂが接合（はんだ付け、溶接）されて
いる。第２カバー１１ｂは陽極側の内縁部で陽極接点５
と連結され、ハウジングの陽極側で陽極接点と共に密閉
された（気密の）、僅かに縦に偏向可能であるハウジン
グ端部を形成する。従って陽極側の構造は公知の“プレ
ス・パック”ハウジングと同一である。これに対して陰
極側の構造は従来のハウジングとは異なっている。第１
カバー１１ａは、その外縁部に第１フランジ１２ａが連
続的に形成されてはいるが、その内縁部は陰極接点４ま
では達していず、内縁部に絶縁リング９が設けられる。
絶縁リング９は、好ましくはセラミック製であり、陰極
接点４と第１フランジ１１ａとの間に同心に配置され
る。絶縁リング９自体は金属薄板製の別の連結リング１
７によって陰極接点４と連結されている。このようにし
て絶縁リング９と、第１カバー１１ａと、第１フランジ
１２ａとが陰極側の密閉されたハウジング端部を形成す
る。
【００１１】絶縁リング９は第１カバー１１ａを陰極接
点４から電気的に絶縁する。それによって、第１カバー
１１ａをゲート接続Ｇとして利用することが可能にな
る。そのために、半導体基板２は、陰極接点４ないし第
１モリブデン円板３ａを同心に囲む環状のゲート接点７
を経たゲートへのアクセスが可能であるように設計され
ている。ゲート接点７は、これも環状のゲート導線８を
介して第１カバー１１ａと導電的に連結されている。ゲ
ート導線８は好ましくは金属薄板から形成され、陰極接
点４と平行に、且つできるだけ該接点の近傍で上方に案
内され、その部位で（例えば常温溶接によって）第１カ
バー１１ａの内側と連結されている。ゲート接点７は圧
接接点であることが好ましいので、ゲート接点７に必要
な押圧力を付与するためにゲート導線８はばね付勢して
ある。図１から明らかであるように、このようなインダ
クタンスが低い導線の構成では実質上外側には露出され
ないので（第１カバー１１ａに陰極接点４と同じ電位が
印加されるのではなく、独自のゲート接続Ｇを形成する
ことを例外として）、ハウジングの構造と寸法は実質的
に不変のままに維持することができる。さて、本発明の
実施例において、ハウジングの縁部、すなわち特に第１
カバー１１ａを溶接が可能であるように構成すると、素
子の陰極側をインダクタンスが著しく低い帯状導体１５
に直接接続することができる（図２）。このような帯状
導体１５は、充分に厚い絶縁フォイル１８、特に両側に
好ましくは銅製の金属化層１６ａないし１６ｂを備えた
ポリイミド製の絶縁フォイルから成っている。帯状導体
１５は素子１の陰極側の全面を覆い、従って陰極接点４
と、陰極接点４を（矢印方向に）押圧する陰極積層１４
との間に位置している。陰極接点４の領域での絶縁フォ
イル１８に関連する困難を回避するため、この領域では
絶縁フォイルと第２金属化層１６ｂとの間隔を隔ててあ
る。このように、第１の（上部の）金属化層１６ａだけ
が陰極接点４と陰極積層１４との間に位置し、陰極接続
Ｋとして利用される。第２の（下部の）金属化層１６ｂ
は溶接連結１３を介して第１カバー１１ａと導電的に連
結され、ゲート接続Ｇとして利用される。
点４から電気的に絶縁する。それによって、第１カバー
１１ａをゲート接続Ｇとして利用することが可能にな
る。そのために、半導体基板２は、陰極接点４ないし第
１モリブデン円板３ａを同心に囲む環状のゲート接点７
を経たゲートへのアクセスが可能であるように設計され
ている。ゲート接点７は、これも環状のゲート導線８を
介して第１カバー１１ａと導電的に連結されている。ゲ
ート導線８は好ましくは金属薄板から形成され、陰極接
点４と平行に、且つできるだけ該接点の近傍で上方に案
内され、その部位で（例えば常温溶接によって）第１カ
バー１１ａの内側と連結されている。ゲート接点７は圧
接接点であることが好ましいので、ゲート接点７に必要
な押圧力を付与するためにゲート導線８はばね付勢して
ある。図１から明らかであるように、このようなインダ
クタンスが低い導線の構成では実質上外側には露出され
ないので（第１カバー１１ａに陰極接点４と同じ電位が
印加されるのではなく、独自のゲート接続Ｇを形成する
ことを例外として）、ハウジングの構造と寸法は実質的
に不変のままに維持することができる。さて、本発明の
実施例において、ハウジングの縁部、すなわち特に第１
カバー１１ａを溶接が可能であるように構成すると、素
子の陰極側をインダクタンスが著しく低い帯状導体１５
に直接接続することができる（図２）。このような帯状
導体１５は、充分に厚い絶縁フォイル１８、特に両側に
好ましくは銅製の金属化層１６ａないし１６ｂを備えた
ポリイミド製の絶縁フォイルから成っている。帯状導体
１５は素子１の陰極側の全面を覆い、従って陰極接点４
と、陰極接点４を（矢印方向に）押圧する陰極積層１４
との間に位置している。陰極接点４の領域での絶縁フォ
イル１８に関連する困難を回避するため、この領域では
絶縁フォイルと第２金属化層１６ｂとの間隔を隔ててあ
る。このように、第１の（上部の）金属化層１６ａだけ
が陰極接点４と陰極積層１４との間に位置し、陰極接続
Ｋとして利用される。第２の（下部の）金属化層１６ｂ
は溶接連結１３を介して第１カバー１１ａと導電的に連
結され、ゲート接続Ｇとして利用される。
【００１２】ハウジング内に位置するゲート導線８の構
成と、帯状導体の導入という双方の手段によって、イン
ダクタンスが極めて低い素子１と付随するゲート・ユニ
ットとの連結が可能となるので、大幅に低い配線コスト
で“厳密な”制御を実現することができる。第２の好ま
しい実施例を図３に示してある。この実施例の素子は図
１の素子と類似しているが、従来の“プレス・パック”
ハウジングの更に少ない変更で実施できる点が異なって
いる。ゲート接点７はこの場合も環状に形成され、陰極
接点４を同心に囲んでいる。環状のゲート導線８は、こ
の場合は絶縁ハウジング１０と陰極接点４との間で素子
１から引き出されるのではなく、絶縁ハウジング１０の
側方から引き出される。そのために絶縁ハウジング１０
は上部と下部の（環状の）ハウジング部１０ａ及び１０
ｂに区分され、双方の間にゲート導線８が位置してい
る。ゲート導線８とハウジング部分１０ａ、１０ｂとの
間に必要な密閉された連結は例えば金属・セラミックの
直接的な連結によって、又は、フランジ１２ａ及び１２
ｂと類似した両側のフランジを設けることによって達成
可能である。そこでゲート接続Ｇは（従来の素子の場合
と同様に）側方から行うことができる。
成と、帯状導体の導入という双方の手段によって、イン
ダクタンスが極めて低い素子１と付随するゲート・ユニ
ットとの連結が可能となるので、大幅に低い配線コスト
で“厳密な”制御を実現することができる。第２の好ま
しい実施例を図３に示してある。この実施例の素子は図
１の素子と類似しているが、従来の“プレス・パック”
ハウジングの更に少ない変更で実施できる点が異なって
いる。ゲート接点７はこの場合も環状に形成され、陰極
接点４を同心に囲んでいる。環状のゲート導線８は、こ
の場合は絶縁ハウジング１０と陰極接点４との間で素子
１から引き出されるのではなく、絶縁ハウジング１０の
側方から引き出される。そのために絶縁ハウジング１０
は上部と下部の（環状の）ハウジング部１０ａ及び１０
ｂに区分され、双方の間にゲート導線８が位置してい
る。ゲート導線８とハウジング部分１０ａ、１０ｂとの
間に必要な密閉された連結は例えば金属・セラミックの
直接的な連結によって、又は、フランジ１２ａ及び１２
ｂと類似した両側のフランジを設けることによって達成
可能である。そこでゲート接続Ｇは（従来の素子の場合
と同様に）側方から行うことができる。
【００１３】図４は第３の実施例を示している。この場
合もゲート接点７は環状に形成されているが、図１及び
図３の場合よりも直径が縮小されている。このような公
知の種類のゲート接続方式によって、ゲート電流は均一
に半導体基板２の全体に配分された基本サイリスタへと
導通することができる。ゲート接点７はその上に位置す
る、環状のゲート導線８と、これに接続した接続リング
２０とによって陰極接点４を介して陰極側から電気的に
アクセスされる。ゲート接点７と、ゲート導線８と接続
リング２０とから成る環状構造は陰極接点４内の環状ス
リットに絶縁されて受容される。この環状スリットは、
内部のモリブデン円板３ａと、同心の外部モリブデン・
リング３ｃとから成る上部モリブデン中間層と、内部の
接触円板４ａと、外部の同心の接触リング４ａとから成
る陰極接点４を組合せることによって形成される。機械
的に固定するために接続リング２０が、環状スリットの
少なくとも上部に充填され、例えばガラス又はプラスチ
ックから成る絶縁体１９内に埋設されている。最後に第
４の実施例を図５に示してある。この場合は、上部モリ
ブデン円板３ａと陰極接点４とを軸方向外側に貫通する
貫通孔内に中心のゲート接点２１が配設され、このゲー
ト接点は中心のゲート導線８を介してこれも絶縁体１９
内に埋設された中心接続２２と連結されている。この場
合、ゲート導線８はその他の全ての実施例と同様にゲー
ト接点用の押圧力を付与するためにばね付勢して実施す
ることができる。
合もゲート接点７は環状に形成されているが、図１及び
図３の場合よりも直径が縮小されている。このような公
知の種類のゲート接続方式によって、ゲート電流は均一
に半導体基板２の全体に配分された基本サイリスタへと
導通することができる。ゲート接点７はその上に位置す
る、環状のゲート導線８と、これに接続した接続リング
２０とによって陰極接点４を介して陰極側から電気的に
アクセスされる。ゲート接点７と、ゲート導線８と接続
リング２０とから成る環状構造は陰極接点４内の環状ス
リットに絶縁されて受容される。この環状スリットは、
内部のモリブデン円板３ａと、同心の外部モリブデン・
リング３ｃとから成る上部モリブデン中間層と、内部の
接触円板４ａと、外部の同心の接触リング４ａとから成
る陰極接点４を組合せることによって形成される。機械
的に固定するために接続リング２０が、環状スリットの
少なくとも上部に充填され、例えばガラス又はプラスチ
ックから成る絶縁体１９内に埋設されている。最後に第
４の実施例を図５に示してある。この場合は、上部モリ
ブデン円板３ａと陰極接点４とを軸方向外側に貫通する
貫通孔内に中心のゲート接点２１が配設され、このゲー
ト接点は中心のゲート導線８を介してこれも絶縁体１９
内に埋設された中心接続２２と連結されている。この場
合、ゲート導線８はその他の全ての実施例と同様にゲー
ト接点用の押圧力を付与するためにばね付勢して実施す
ることができる。
【００１４】勿論、図５の実施例の場合は、高いゲート
・ピーク電流が小さい導電断面を経て内部から外部へと
配電されなければならず、ゲートを接続するために、帯
状導体１５を第２金属化層１６ｂと共に陰極接点４の中
心領域まで案内しなければならず、それには熱伝達が劣
化し、圧力を加えた場合に絶縁フォイル１８が凹む危険
を伴うことを考慮する必要がある。
・ピーク電流が小さい導電断面を経て内部から外部へと
配電されなければならず、ゲートを接続するために、帯
状導体１５を第２金属化層１６ｂと共に陰極接点４の中
心領域まで案内しなければならず、それには熱伝達が劣
化し、圧力を加えた場合に絶縁フォイル１８が凹む危険
を伴うことを考慮する必要がある。
【００１５】
【発明の効果】全体として本発明によって、インダクタ
ンスが低い内部設計によって、又、場合によってはイン
ダクタンスが低い配線によって特に簡単に“厳密な”制
御が可能であるカットオフ可能な孔出力半導体素子を製
造することが可能になる。
ンスが低い内部設計によって、又、場合によってはイン
ダクタンスが低い配線によって特に簡単に“厳密な”制
御が可能であるカットオフ可能な孔出力半導体素子を製
造することが可能になる。
【図１】環状のゲート接点と、絶縁ハウジングと陰極接
点との間で引き出されるゲート導線を有する本発明に従
った素子の第１の実施例を示す図である。
点との間で引き出されるゲート導線を有する本発明に従
った素子の第１の実施例を示す図である。
【図２】帯状導体の形式のゲート陰極回路の配線を備え
た図１の素子の変形例を示す図である。
た図１の素子の変形例を示す図である。
【図３】環状のゲート接点と、絶縁ハウジングを介して
側方へと引き出される環状のゲート導線とを有する本発
明の素子の第２実施例の断面図である。
側方へと引き出される環状のゲート導線とを有する本発
明の素子の第２実施例の断面図である。
【図４】環状のゲート接点と、陰極接点をングを介して
上方へと引き出される環状のゲート導線とを有する本発
明の素子の第３実施例の断面図である。
上方へと引き出される環状のゲート導線とを有する本発
明の素子の第３実施例の断面図である。
【図５】中心のゲート接点と、陰極接点を介して上方へ
と引き出される中心のゲート導線とを有する本発明の素
子の第４実施例の断面図である。
と引き出される中心のゲート導線とを有する本発明の素
子の第４実施例の断面図である。
１ 素子 ２ 半導体基板 ３ａ モリブデン円板 ３ｂ モリブデン円板 ３ｃ モリブデン・リング ４ 陰極接点 ４ａ 外部接点リング ４ｂ 内部接点板 ５ 陽極接点 ６ 縁部受動部分 ７ （環状）ゲート接点 ８ ゲート導線 ９ 絶縁リング １０ 絶縁ハウジング １０ａ ハウジング上部 １０ｂ ハウジング下部 １１ａ カバー １１ｂ カバー １２ａ フランジ １２ｂ フランジ １３ はんだ付け連結 １４ 陰極積層 １５ 帯状導体 １６ａ 金属化層 １６ｂ 金属化層 １７ 連結リング １８ 絶縁フォイル １９ 絶縁体 ２０ 接続リング ２１ （中心）ゲート接点 ２２ 中心接続 Ａ 陽極接続 Ｂ ゲート接続 Ｋ 陰極接続
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/52 Ｊ 7376−4Ｍ
Claims (14)
- 【請求項１】 半導体基板（２）が、環状の絶縁ハウジ
ング（１０）内で圧接可能な円板形の陰極接点（４）と
圧接可能な円板形の陽極接点（５）との間に配設され、
前記陰極接点側でゲート接点（７、２１）と接触せしめ
られ、前記陰極接点（４）が第１カバー（１１ａ）を介
して前記絶縁ハウジング（１０）の一端と連結され、前
記陽極接点（５）が第２カバー（１１ｂ）を介して前記
絶縁ハウジング（１０）の他端と連結されて外部に対し
て密閉された構成とし、前記ゲート接点（７）には外部
に案内されたゲート導線を経てゲート電流を印加するこ
とが可能である、円板形の半導体基板（２）を有するカ
ットオフ可能な高出力半導体素子において、 （ａ）前記ゲート導線（８）を軸対称で前記陰極接点
（４）と同心に配設し、 （ｂ）前記ゲート導線（８）を単一の絶縁体によって前
記陰極接点から電気的に絶縁したことを特徴とする半導
体素子。 - 【請求項２】 （ａ）ゲート接点（７）を環状に形成
し、 （ｂ）ゲート導線（８）をも環状に形成し、外部に引き
出したことを特徴とする請求項１記載の素子。 - 【請求項３】 ゲート接点（７）が陰極接点（４）を間
隔を隔てて同心に囲んだことを特徴とする請求項２記載
の素子。 - 【請求項４】 （ａ）ゲート導線（８）を陰極接点
（４）と絶縁ハウジング（１０）との間から外部に引き
出し、 （ｂ）ゲート導線（８）がゲート接点（７）を第１カバ
ー（１１ａ）と直接連結し、 （ｃ）第１カバー（１１ａ）と陰極接点（４）との間に
位置し該陰極接点（４）を同心に囲む絶縁リング（９）
によって前記第１カバー（１１ａ）を陰極接点（４）か
ら電気的に絶縁したことを特徴とする請求項３記載の半
導体素子。 - 【請求項５】 絶縁リング（９）がセラミックから成る
ことを特徴とする請求項４記載の素子。 - 【請求項６】 絶縁リング（９）と陰極接点（４）とを
金属製の連結リング（１７）を介して相互に連結したこ
とを特徴とする請求項４記載の素子。 - 【請求項７】 双方のカバー（１１ａ、ｂ）とゲート導
線（８）とが金属薄板から成り、ゲート導線（８）が第
１カバー（１１ａ）内部で常温溶接によって該第１カバ
ーと連結されたことを特徴とする請求項４記載の素子。 - 【請求項８】 （ａ）ゲート接続（Ｇ）と陰極接続
（Ｋ）とを行うために、両側に金属化層（１６ａ、１６
ｂ）を被覆した絶縁フォイル（１８）から成る帯状導体
（１５）を備え、 （ｂ）第２金属化層（１６ｂ）が素子（１）側を向く状
態で、前記帯状導体（１５）が、素子（１）の陰極側を
覆い、 （ｃ）前記帯状導体（１５）の第１金属化層（１６ａ）
が陰極接点（４）の領域で該陰極接点（４）と直接接触
して陰極接続（Ｋ）を形成するように前記絶縁フォイル
（１８）と前記第２金属化層（１６ｂ）とを前記帯状導
体から隔ててあり、 （ｄ）前記第２金属化層（１６ｂ）が第１カバー（１１
ａ）と直接電気的に連結されてゲート接続（Ｇ）を形成
したことを特徴とする請求項４記載の素子。 - 【請求項９】 帯状導体（１５）の絶縁フォイル（１
８）がポリイミドから成り、前記両金属化層（１６ａ、
ｂ）が銅から成り、第２金属化層（１６ｂ）を第１カバ
ー（１１ａ）とはんだ付けしたことを特徴とする請求項
８記載の素子。 - 【請求項１０】 絶縁ハウジング（１０）を上部ハウジ
ング（１０ａ）と下部ハウジング（１０ｂ）とに区分
し、ゲート導線（８）を上部と下部のハウジング（１０
ａもしくは１０ｂ）との間で外部に引き出したことを特
徴とする請求項３記載の素子。 - 【請求項１１】 （ａ）陰極接点（４）を、内部接触板
（４ｂ）と、内部接触板（４ｂ）を間隔を隔てて同心に
囲む外部接触リング（４ａ）とに区分し、 （ｂ）接触リング（７）を内部接触板（４ｂ）と外部接
触リング（４ａ）との間に絶縁して配設したと共に、 （ｃ）ゲート導線（８）を内部接触板（４ｂ）と外部接
触リング（４ａ）との間から外部に引き出したことを特
徴とする請求項２記載の素子。 - 【請求項１２】 ゲート導線（８）の陰極側を、絶縁体
（２０）を介して内部接触板（４ｂ）と外部接触リング
（４ｂ）との間に絶縁して埋設された接続リング（２
０）にて形成したことを特徴とする請求項１１記載の素
子。 - 【請求項１３】 （ａ）ゲート接点を中心のゲート接点
（２１）として形成し、 （ｂ）ゲート導線（８）を、中心で陰極接点（４）の軸
と平行に陰極接点（４）を貫通して外部に引き出したこ
とを特徴とする請求項１記載の素子。 - 【請求項１４】 ゲート接点（７）を圧接接点として形
成し、ゲート導線（８）をばね付勢したことを特徴とす
る請求項１ないし１３の一項記載の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4227063:4 | 1992-08-15 | ||
| DE4227063A DE4227063A1 (de) | 1992-08-15 | 1992-08-15 | Abschaltbares Hochleistungs-Halbleiterbauelement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188411A true JPH06188411A (ja) | 1994-07-08 |
| JP2726222B2 JP2726222B2 (ja) | 1998-03-11 |
Family
ID=6465643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201336A Expired - Lifetime JP2726222B2 (ja) | 1992-08-15 | 1993-08-13 | カットオフ可能な高出力半導体素子 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5345096A (ja) |
| EP (1) | EP0588026B1 (ja) |
| JP (1) | JP2726222B2 (ja) |
| KR (1) | KR100305227B1 (ja) |
| AT (1) | ATE160904T1 (ja) |
| DE (2) | DE4227063A1 (ja) |
| ES (1) | ES2112360T3 (ja) |
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| DE59307770D1 (de) | 1998-01-15 |
| EP0588026B1 (de) | 1997-12-03 |
| DE4227063A1 (de) | 1994-02-17 |
| EP0588026A2 (de) | 1994-03-23 |
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| ES2112360T3 (es) | 1998-04-01 |
| KR100305227B1 (ko) | 2001-11-22 |
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