JPH06188567A - 多層配線板 - Google Patents
多層配線板Info
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- JPH06188567A JPH06188567A JP4251102A JP25110292A JPH06188567A JP H06188567 A JPH06188567 A JP H06188567A JP 4251102 A JP4251102 A JP 4251102A JP 25110292 A JP25110292 A JP 25110292A JP H06188567 A JPH06188567 A JP H06188567A
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- multilayer wiring
- semiconductor layer
- wiring board
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Abstract
(57)【要約】
【目的】 電源電圧の降下が抑制され、また緻密な誘電
体層によって絶縁耐圧の向上（リーク電流低減）され
て、常に信頼性の高い機能を保持・発揮するコンデンサ
内蔵型の薄膜多層配線板の提供を目的とする。 【構成】 半導体層11を一方の電極とし、前記半導体層
11の熱酸化膜を誘電体12とするコンデンサ13が形成さ
れ、かつそのコンデンサ13領域を含む半導体層11のコン
デンサ13形成面上に、 I/O端子18を備えた所要の多層配
線部16が一体的に形成されて成る多層配線板であって、
前記コンデンサ13形成部以外の領域内および半導体層11
の外周部領域内で、かつコンデンサ13形成部に近接し
て、前記 I/O端子18と半導体層11とを接続するコンタク
ト部 20aを配設したことを特徴とする。
体層によって絶縁耐圧の向上（リーク電流低減）され
て、常に信頼性の高い機能を保持・発揮するコンデンサ
内蔵型の薄膜多層配線板の提供を目的とする。 【構成】 半導体層11を一方の電極とし、前記半導体層
11の熱酸化膜を誘電体12とするコンデンサ13が形成さ
れ、かつそのコンデンサ13領域を含む半導体層11のコン
デンサ13形成面上に、 I/O端子18を備えた所要の多層配
線部16が一体的に形成されて成る多層配線板であって、
前記コンデンサ13形成部以外の領域内および半導体層11
の外周部領域内で、かつコンデンサ13形成部に近接し
て、前記 I/O端子18と半導体層11とを接続するコンタク
ト部 20aを配設したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は多層配線板に係り、特に
電子機器類ないしシステムの高速化、もしくは小形化に
有効なマルチチップモジュールなどの構成に適するコン
デンサを内蔵した薄膜多層配線板に関する。
電子機器類ないしシステムの高速化、もしくは小形化に
有効なマルチチップモジュールなどの構成に適するコン
デンサを内蔵した薄膜多層配線板に関する。
【０００２】
【従来の技術】近年、ＩＣ素子などの半導体装置を、た
とえば薄膜多層配線板に実装して成る実装回路装置にお
いては、電源からのノイズを吸収する手段として、コン
デンサを内蔵させた薄膜多層配線板を利用することが知
られている。図４はこの種のコンデンサを内蔵型の薄膜
多層配線板の要部構成を断面的に示したもので、１は半
導体基板（半導体層）、たとえばSi半導体基板であり、
このSi半導体基板１の面上にはたとえば薄いSiの熱酸化
膜から成る誘電体層２が一体的に形成されている。ま
た、前記誘電体層２の所要の領域面上には、たとえばAl
などの金属層が対向電極3a，3b，3c…として配置され、
前記Si半導体基板１−誘電体層２−対向電極3a，3b，3c
…の形で、それぞれコンデンサ３を構成している。そし
て、前記コンデンサ３領域を含むSi半導体基板１のコン
デンサ３形成面上に、絶縁体層4a，4b…および所要の配
線パターン5a，5b…を交互に（一体的に）形成して成る
薄膜多層配線部６を備えている。
とえば薄膜多層配線板に実装して成る実装回路装置にお
いては、電源からのノイズを吸収する手段として、コン
デンサを内蔵させた薄膜多層配線板を利用することが知
られている。図４はこの種のコンデンサを内蔵型の薄膜
多層配線板の要部構成を断面的に示したもので、１は半
導体基板（半導体層）、たとえばSi半導体基板であり、
このSi半導体基板１の面上にはたとえば薄いSiの熱酸化
膜から成る誘電体層２が一体的に形成されている。ま
た、前記誘電体層２の所要の領域面上には、たとえばAl
などの金属層が対向電極3a，3b，3c…として配置され、
前記Si半導体基板１−誘電体層２−対向電極3a，3b，3c
…の形で、それぞれコンデンサ３を構成している。そし
て、前記コンデンサ３領域を含むSi半導体基板１のコン
デンサ３形成面上に、絶縁体層4a，4b…および所要の配
線パターン5a，5b…を交互に（一体的に）形成して成る
薄膜多層配線部６を備えている。
【０００３】なお、この薄膜多層配線部６は、上面に所
要の半導体装置など電子部品を搭載する領域、搭載され
る半導体装置と電気的に接続するボンディングパッド
７、 I/O端子８などが設けられるとともに、前記薄膜多
層配線部６および誘電体層２を貫挿し、かつSi半導体基
板１を介してボンディングパッド７と I/O端子８との間
を電気的に接続する電源グランド接続部９、および外部
接続部10が一体的に配設された構成を成している。つま
り、薄膜多層配線部６面に搭載される半導体装置への電
源供給は、Si半導体基板１の周辺部において、誘電体層
２に形成した貫通孔を介してSi半導体基板１に接続（接
触）する外部接続部10、Si半導体基板１、および搭載す
る半導体装置に対する電源／グランド端子近傍に設けた
電源／グランド接続部９という経路を採っており、前記
内蔵されたコンデンサは電源およびグランド間に接続さ
れたデカップリングコンデンサとして機能する。
要の半導体装置など電子部品を搭載する領域、搭載され
る半導体装置と電気的に接続するボンディングパッド
７、 I/O端子８などが設けられるとともに、前記薄膜多
層配線部６および誘電体層２を貫挿し、かつSi半導体基
板１を介してボンディングパッド７と I/O端子８との間
を電気的に接続する電源グランド接続部９、および外部
接続部10が一体的に配設された構成を成している。つま
り、薄膜多層配線部６面に搭載される半導体装置への電
源供給は、Si半導体基板１の周辺部において、誘電体層
２に形成した貫通孔を介してSi半導体基板１に接続（接
触）する外部接続部10、Si半導体基板１、および搭載す
る半導体装置に対する電源／グランド端子近傍に設けた
電源／グランド接続部９という経路を採っており、前記
内蔵されたコンデンサは電源およびグランド間に接続さ
れたデカップリングコンデンサとして機能する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体基板１を、内蔵するコンデンサ３の一方の電
極とする薄膜多層配線板においては、次のような問題が
ある。すなわち、前記コンデンサ３の誘電体２を緻密で
安定性の良好な半導体の熱酸化膜で形成し得るので、耐
圧，容量，安定性のすぐれたコンデンサとして機能し得
る半面、前記半導体基板１の電気抵抗が金属に比べて高
いため、不要な発熱源となったり、あるいはボンディン
グパッド７− I/O端子８の間の電圧降下を招来するとい
う問題がある。たとえば、Si半導体基板１では電気抵抗
数 mΩ・cmが実用上の限界であり、このためボンディン
グパッド７に接続する電源グランド接続部９が、薄膜多
層配線板の中央部など、 I/O端子８に接続する外部接続
部10と離隔するほど電源系の配線抵抗が大きくなる。し
たがって、供給電圧の降下が大きくなり、搭載・実装さ
れる半導体装置の動作マージンが小さくなるので、誤動
作が発生し易くなり、ときには動作不可能な状態を呈す
るという重大な問題を生じる。そして、前記搭載・実装
する半導体装置の動作電圧が低下（5V→ 3.3V)傾向にあ
る現状においては、由々しい問題となっている。
成の半導体基板１を、内蔵するコンデンサ３の一方の電
極とする薄膜多層配線板においては、次のような問題が
ある。すなわち、前記コンデンサ３の誘電体２を緻密で
安定性の良好な半導体の熱酸化膜で形成し得るので、耐
圧，容量，安定性のすぐれたコンデンサとして機能し得
る半面、前記半導体基板１の電気抵抗が金属に比べて高
いため、不要な発熱源となったり、あるいはボンディン
グパッド７− I/O端子８の間の電圧降下を招来するとい
う問題がある。たとえば、Si半導体基板１では電気抵抗
数 mΩ・cmが実用上の限界であり、このためボンディン
グパッド７に接続する電源グランド接続部９が、薄膜多
層配線板の中央部など、 I/O端子８に接続する外部接続
部10と離隔するほど電源系の配線抵抗が大きくなる。し
たがって、供給電圧の降下が大きくなり、搭載・実装さ
れる半導体装置の動作マージンが小さくなるので、誤動
作が発生し易くなり、ときには動作不可能な状態を呈す
るという重大な問題を生じる。そして、前記搭載・実装
する半導体装置の動作電圧が低下（5V→ 3.3V)傾向にあ
る現状においては、由々しい問題となっている。
【０００５】一方、前記コンデンサ内蔵型の薄膜多層配
線板の構成において、半導体基板１の代わりに金属基板
を用いて、金属基板−誘電体層−金属層（対向電極）型
のコンデンサを内蔵させことも試みられている。しかし
て、この構成においては、前記誘電体層をスパッタ法や
CVD法などで形成するため、誘電体層の緻密性や安定性
などが劣り、また耐圧性も不安定で歩留まりの低下原因
となる。加えて、前記誘電体層は破損し易いので、アッ
センブリ工程などでの取扱いに細心の注意を払う必要性
もあり、作業性が大幅に劣るという問題がある。
線板の構成において、半導体基板１の代わりに金属基板
を用いて、金属基板−誘電体層−金属層（対向電極）型
のコンデンサを内蔵させことも試みられている。しかし
て、この構成においては、前記誘電体層をスパッタ法や
CVD法などで形成するため、誘電体層の緻密性や安定性
などが劣り、また耐圧性も不安定で歩留まりの低下原因
となる。加えて、前記誘電体層は破損し易いので、アッ
センブリ工程などでの取扱いに細心の注意を払う必要性
もあり、作業性が大幅に劣るという問題がある。
【０００６】本発明はこのような事情に対処してなされ
たもので、電源電圧の降下が抑制され、また緻密な誘電
体層によって絶縁耐圧の向上（リーク電流低減）され
て、常に信頼性の高い機能を保持・発揮する薄膜多層配
線板の提供を目的とする。
たもので、電源電圧の降下が抑制され、また緻密な誘電
体層によって絶縁耐圧の向上（リーク電流低減）され
て、常に信頼性の高い機能を保持・発揮する薄膜多層配
線板の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係るコンデンサ
内蔵型の多層配線板は、半導体層を一方の電極とし、前
記半導体層の熱酸化膜を誘電体とするコンデンサが形成
され、かつそのコンデンサ領域を含む半導体層のコンデ
ンサ形成面上に、 I/O端子を備えた所要の多層配線部が
一体的に形成されて成る多層配線板であって、前記コン
デンサ形成部以外の領域内および半導体層の外周部領域
内で、かつコンデンサ形成部に近接して、前記 I/O端子
と半導体層とを接続するコンタクト部を配設したことを
特徴とする。
内蔵型の多層配線板は、半導体層を一方の電極とし、前
記半導体層の熱酸化膜を誘電体とするコンデンサが形成
され、かつそのコンデンサ領域を含む半導体層のコンデ
ンサ形成面上に、 I/O端子を備えた所要の多層配線部が
一体的に形成されて成る多層配線板であって、前記コン
デンサ形成部以外の領域内および半導体層の外周部領域
内で、かつコンデンサ形成部に近接して、前記 I/O端子
と半導体層とを接続するコンタクト部を配設したことを
特徴とする。
【０００８】上記構成の本発明において、一方の電極
（電極層）を成す半導体層は、たとえばSi半導体基板で
あってもよいし、あるいはベース基板面上に成長させた
Si半導体膜であってもよい。また、前記コンタクト部間
を接続する金属層の形状は、一様な膜（層）状もしくは
メッシュ状でもよいし、さらにコンタクト部は、各コン
デンサ形成部（各コンデンサ領域）を囲繞する環状もし
くは不連続な環状（切り欠き部がある）であってもよ
い。なお、ここでコンタクト部とは、半導体層と配線な
どとの接触部を意味する。
（電極層）を成す半導体層は、たとえばSi半導体基板で
あってもよいし、あるいはベース基板面上に成長させた
Si半導体膜であってもよい。また、前記コンタクト部間
を接続する金属層の形状は、一様な膜（層）状もしくは
メッシュ状でもよいし、さらにコンタクト部は、各コン
デンサ形成部（各コンデンサ領域）を囲繞する環状もし
くは不連続な環状（切り欠き部がある）であってもよ
い。なお、ここでコンタクト部とは、半導体層と配線な
どとの接触部を意味する。
【０００９】
【作用】上記本発明に係る多層配線板においては、内蔵
されたコンデンサ形成部に近接して、 I/O端子と半導体
層とを接続するコンタクト部が配設されている。つま
り、 I/O端子との電気的な接続に関与するコンタクト部
が、コンデンサ領域に近接して配設され、この領域部で
は半導体層とコンタクト部に接する金属層とが並列配線
された形を構成しているため、この領域内での配線抵抗
が低減される。しかも、前記コンデンサは半導体層を一
方の電極とするとともに、その半導体面の熱酸化で形成
されたピンホールのない緻密な膜を誘電体層としてい
る。つまり、絶縁耐圧性が高くてリーク電流も小さい緻
密な膜を誘電体層としているため、容量の大きい安定な
いし信頼性の高いコンデンサを具備・内蔵する構成を成
している。したがって、本発明に係る多層配線板は、た
とえばマルチチップモジュールなどの構成に適し、電子
機器やシステムの高速化ないし小形化に大きく寄与する
ものといえる。
されたコンデンサ形成部に近接して、 I/O端子と半導体
層とを接続するコンタクト部が配設されている。つま
り、 I/O端子との電気的な接続に関与するコンタクト部
が、コンデンサ領域に近接して配設され、この領域部で
は半導体層とコンタクト部に接する金属層とが並列配線
された形を構成しているため、この領域内での配線抵抗
が低減される。しかも、前記コンデンサは半導体層を一
方の電極とするとともに、その半導体面の熱酸化で形成
されたピンホールのない緻密な膜を誘電体層としてい
る。つまり、絶縁耐圧性が高くてリーク電流も小さい緻
密な膜を誘電体層としているため、容量の大きい安定な
いし信頼性の高いコンデンサを具備・内蔵する構成を成
している。したがって、本発明に係る多層配線板は、た
とえばマルチチップモジュールなどの構成に適し、電子
機器やシステムの高速化ないし小形化に大きく寄与する
ものといえる。
【００１０】
【実施例】以下図１〜図３ (a),(b),(c)を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【００１１】図１は本発明に係る多層配線板の要部構成
例を断面的に、また図２は図１に図示した構成例におけ
るコンデンサの内蔵・配置、およびコンタクト部の配設
態様を平面的に示すものである。図１および図２におい
て、11は半導体基板（半導体層）、たとえばSi半導体基
板であり、このSi半導体基板11の面上にはたとえば薄い
Siの熱酸化膜から成る誘電体層12が選択的に、かつ一体
的に形成されている。ここで、前記誘電体層12が形成さ
れている領域は、コンデンサ13形成部（コンデンサ形成
領域）を成し、誘電体層12が形成されていない領域の大
部分は、後述する I/O端子18に接続する外部接続部20の
半導体層11に対するコンタクト部 20a形成部を成す。ま
た、前記誘電体層12の面上には、たとえばAlなどの金属
層が対向電極 13a， 13b， 13c…として配置され、前記
Si半導体基板11−誘電体層12−対向電極 13a， 13b， 1
3c…の形で、それぞれコンデンサ13を構成している。そ
して、前記コンデンサ13を構成する誘電体層12の形成
は、前記Si半導体基板11面に熱酸化膜を生成させ、これ
をパターンニングすることにより行い、また対向電極13
a， 13b， 13c…およびコンタクト部 20a上の金属層
は、たとえばAlの蒸着膜のパターンニングで形成されて
いる。なお、この場合は、コンタクト部 20aおよびその
上の金属層がそのまま、Si半導体基板11周辺部間で延設
され、後述する外部接続部20に対す配線を兼ねている。
さらに、前記コンデンサ13およびコンタクト部 20aを形
成したSi半導体基板11面上に、たとえばポリイミド樹脂
などの絶縁体層 14a， 14b…、およびたとえばAlなどか
ら成る所要の配線パターン 15a， 15b…を交互に（一体
的に）形成して成る薄膜多層配線部16を備えている。こ
の薄膜多層配線部16は、上面に所要の半導体装置など電
子部品を搭載する領域、搭載される半導体装置と電気的
に接続するボンディングパッド17、 I/O端子18などが設
けられるとともに、前記薄膜多層配線部16を電気的に絶
縁貫挿し、かつコンデンサ13を介してボンディングパッ
ド17と電気的に接続する電源グランド接続部19、および
コンタクト部 20aとI/O 端子18との間を電気的に接続す
る外部接続部20が一体的に配設された構成を成してい
る。つまり、薄膜多層配線部16面に搭載される半導体装
置への電源供給は、Si半導体基板11の周辺部において、
Si半導体基板11のコンタクト部 20aに接続（接触）する
外部接続部20、Si半導体基板11、およびコンデンサ13に
接続する電源グランド接続部19という経路を採ってお
り、前記内蔵されたコンデンサ13は、Si半導体基板11、
誘電体層12および対向電極 13a， 13b， 13c…でデカッ
プリングコンデンサを構成している。
例を断面的に、また図２は図１に図示した構成例におけ
るコンデンサの内蔵・配置、およびコンタクト部の配設
態様を平面的に示すものである。図１および図２におい
て、11は半導体基板（半導体層）、たとえばSi半導体基
板であり、このSi半導体基板11の面上にはたとえば薄い
Siの熱酸化膜から成る誘電体層12が選択的に、かつ一体
的に形成されている。ここで、前記誘電体層12が形成さ
れている領域は、コンデンサ13形成部（コンデンサ形成
領域）を成し、誘電体層12が形成されていない領域の大
部分は、後述する I/O端子18に接続する外部接続部20の
半導体層11に対するコンタクト部 20a形成部を成す。ま
た、前記誘電体層12の面上には、たとえばAlなどの金属
層が対向電極 13a， 13b， 13c…として配置され、前記
Si半導体基板11−誘電体層12−対向電極 13a， 13b， 1
3c…の形で、それぞれコンデンサ13を構成している。そ
して、前記コンデンサ13を構成する誘電体層12の形成
は、前記Si半導体基板11面に熱酸化膜を生成させ、これ
をパターンニングすることにより行い、また対向電極13
a， 13b， 13c…およびコンタクト部 20a上の金属層
は、たとえばAlの蒸着膜のパターンニングで形成されて
いる。なお、この場合は、コンタクト部 20aおよびその
上の金属層がそのまま、Si半導体基板11周辺部間で延設
され、後述する外部接続部20に対す配線を兼ねている。
さらに、前記コンデンサ13およびコンタクト部 20aを形
成したSi半導体基板11面上に、たとえばポリイミド樹脂
などの絶縁体層 14a， 14b…、およびたとえばAlなどか
ら成る所要の配線パターン 15a， 15b…を交互に（一体
的に）形成して成る薄膜多層配線部16を備えている。こ
の薄膜多層配線部16は、上面に所要の半導体装置など電
子部品を搭載する領域、搭載される半導体装置と電気的
に接続するボンディングパッド17、 I/O端子18などが設
けられるとともに、前記薄膜多層配線部16を電気的に絶
縁貫挿し、かつコンデンサ13を介してボンディングパッ
ド17と電気的に接続する電源グランド接続部19、および
コンタクト部 20aとI/O 端子18との間を電気的に接続す
る外部接続部20が一体的に配設された構成を成してい
る。つまり、薄膜多層配線部16面に搭載される半導体装
置への電源供給は、Si半導体基板11の周辺部において、
Si半導体基板11のコンタクト部 20aに接続（接触）する
外部接続部20、Si半導体基板11、およびコンデンサ13に
接続する電源グランド接続部19という経路を採ってお
り、前記内蔵されたコンデンサ13は、Si半導体基板11、
誘電体層12および対向電極 13a， 13b， 13c…でデカッ
プリングコンデンサを構成している。
【００１２】上記では、コンデンサ13を４個内蔵した薄
膜多層配線板を例示したが、このコンデンサ13の内蔵個
数や形状、配置箇所など前記例示に限定されるものでな
い。また、コンタクト部 20aもSi半導体基板11面に一様
に形設する必要はなく、たとえば図３ (a),(b),(c)に、
コンデンサの内蔵・配置、およびコンタクト部 20aの配
設態様を平面的に示すごとく、Si半導体基板11面に内蔵
・配置するコンデンサ13を平面的に囲繞するように、環
状にコンタクト部 20aを形設するか（図３(a))、もしく
は不連続な環状にコンタクト部 20aを形設する（図３
(b))形でもよい。そして、これら図３ (a),(b)に図示し
た構成の場合は、前記コンタクト部 20aと薄膜多層配線
部16を貫通（貫挿）して I/O端子18に接続する外部接続
部20とは、Si半導体基板11面上の絶縁層（誘電体層）1
2′に設けた配線層21によって電気的に接続されてい
る。なお、ここで絶縁層（誘電体層）12′面上に沿わせ
て設けた配線層21は、膜状，帯状もしくはメッシュ状な
どのいずれでもよい。
膜多層配線板を例示したが、このコンデンサ13の内蔵個
数や形状、配置箇所など前記例示に限定されるものでな
い。また、コンタクト部 20aもSi半導体基板11面に一様
に形設する必要はなく、たとえば図３ (a),(b),(c)に、
コンデンサの内蔵・配置、およびコンタクト部 20aの配
設態様を平面的に示すごとく、Si半導体基板11面に内蔵
・配置するコンデンサ13を平面的に囲繞するように、環
状にコンタクト部 20aを形設するか（図３(a))、もしく
は不連続な環状にコンタクト部 20aを形設する（図３
(b))形でもよい。そして、これら図３ (a),(b)に図示し
た構成の場合は、前記コンタクト部 20aと薄膜多層配線
部16を貫通（貫挿）して I/O端子18に接続する外部接続
部20とは、Si半導体基板11面上の絶縁層（誘電体層）1
2′に設けた配線層21によって電気的に接続されてい
る。なお、ここで絶縁層（誘電体層）12′面上に沿わせ
て設けた配線層21は、膜状，帯状もしくはメッシュ状な
どのいずれでもよい。
【００１３】
【発明の効果】以上説明したように、本発明に係る多層
配線板によれば、搭載・実装する半導体装置と I/O端子
との間の配線抵抗が低減される。すなわち、 I/O端子に
接続する外部接続部と半導体層との電気的な接続部（コ
ンタクト部）が、搭載・実装する半導体装置のボンディ
ングポイントとなるボンディングパッドに接続するとと
もに、ノイズ吸収などに寄与するコンデンサ部に近接し
た位置に配設されており、比較的抵抗値の高い半導体層
を配線経路として使用する領域が大幅に低減・短縮され
るているため、前記搭載・実装する半導体装置と I/O端
子との間の配線抵抗が、実質的に大幅に低減することに
なる。換言すると、搭載・実装する半導体装置と I/O端
子との間の電圧降下を容易に抑制し得るので、たとえば
マルチチップモジュールを構成した場合、動作電圧を比
較的低く設定しても、十分なマージンのある駆動・動作
が可能となる。特に、前記コンタクト部の半導体層に対
する接触面積を大きくとることも可能であり、この場合
はコンタクト抵抗の低減も図り得るので、前記配線抵抗
をさらに低減し得る。かくして、本発明に係る多層配線
板は、信頼性が高くて比較的容量の大きいコンデンサの
内蔵に伴う電源ノイズの吸収作用、駆動・動作電圧の降
下抑制作用などと相俟って、たとえばマルチチップモジ
ュールの構成に適した薄膜多層配線板といえる。
配線板によれば、搭載・実装する半導体装置と I/O端子
との間の配線抵抗が低減される。すなわち、 I/O端子に
接続する外部接続部と半導体層との電気的な接続部（コ
ンタクト部）が、搭載・実装する半導体装置のボンディ
ングポイントとなるボンディングパッドに接続するとと
もに、ノイズ吸収などに寄与するコンデンサ部に近接し
た位置に配設されており、比較的抵抗値の高い半導体層
を配線経路として使用する領域が大幅に低減・短縮され
るているため、前記搭載・実装する半導体装置と I/O端
子との間の配線抵抗が、実質的に大幅に低減することに
なる。換言すると、搭載・実装する半導体装置と I/O端
子との間の電圧降下を容易に抑制し得るので、たとえば
マルチチップモジュールを構成した場合、動作電圧を比
較的低く設定しても、十分なマージンのある駆動・動作
が可能となる。特に、前記コンタクト部の半導体層に対
する接触面積を大きくとることも可能であり、この場合
はコンタクト抵抗の低減も図り得るので、前記配線抵抗
をさらに低減し得る。かくして、本発明に係る多層配線
板は、信頼性が高くて比較的容量の大きいコンデンサの
内蔵に伴う電源ノイズの吸収作用、駆動・動作電圧の降
下抑制作用などと相俟って、たとえばマルチチップモジ
ュールの構成に適した薄膜多層配線板といえる。
【図１】本発明に係る多層配線板の要部構成例を示す断
面図。
面図。
【図２】本発明の係る多層配線板におけるコンデンサの
内蔵・配置、およびコンタクト部の配設態様例を示す平
面図。
内蔵・配置、およびコンタクト部の配設態様例を示す平
面図。
【図３】(a),(b)は本発明の係る多層配線板における互
いに異なるコンデンサの内蔵・配置、およびコンタクト
部の配設態様例を示す平面図、 (c)は (a),(b)における
コンデンサの内蔵・配置、およびコンタクト部の配設態
様例を示す断面図。
いに異なるコンデンサの内蔵・配置、およびコンタクト
部の配設態様例を示す平面図、 (c)は (a),(b)における
コンデンサの内蔵・配置、およびコンタクト部の配設態
様例を示す断面図。
【図４】従来のコンデンサ内蔵型の多層配線板の要部構
成を示す断面図。
成を示す断面図。
１，11…半導体基板（半導体層） ２，12，12′…誘
電体層 ３，13…コンデンサ 3a，3b，3c， 13a，
13b…対向電極 4a、4b，14a,14b …絶縁体層 5
a，5b， 15a， 15b…配線パターン層 ６，16…多層
配線部 ７，17…ボンディングパッド ８，18… I
/O端子 ９，19…電源グランド接続部 10、20…外部接続部 10a,20a …コンタクト部 21
…配線層
電体層 ３，13…コンデンサ 3a，3b，3c， 13a，
13b…対向電極 4a、4b，14a,14b …絶縁体層 5
a，5b， 15a， 15b…配線パターン層 ６，16…多層
配線部 ７，17…ボンディングパッド ８，18… I
/O端子 ９，19…電源グランド接続部 10、20…外部接続部 10a,20a …コンタクト部 21
…配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/522
Claims (1)
- 【請求項１】 半導体層を一方の電極とし、前記半導体
層の熱酸化膜を誘電体層とするコンデンサが形成され、
かつそのコンデンサ領域を含む半導体層のコンデンサ形
成面上に、 I/O端子を備えた所要の多層配線部が一体的
に形成されて成る多層配線板であって、 前記コンデンサ形成部以外の領域内および半導体層の外
周部領域内で、かつコンデンサ形成部に近接させ、前記
I/O端子と半導体層とを接続するコンタクト部を配設し
たことを特徴とする多層配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251102A JPH06188567A (ja) | 1992-09-21 | 1992-09-21 | 多層配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251102A JPH06188567A (ja) | 1992-09-21 | 1992-09-21 | 多層配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188567A true JPH06188567A (ja) | 1994-07-08 |
Family
ID=17217678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251102A Withdrawn JPH06188567A (ja) | 1992-09-21 | 1992-09-21 | 多層配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188567A (ja) |
-
1992
- 1992-09-21 JP JP4251102A patent/JPH06188567A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |