JPH0618976U - 波形記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 波形記憶装置においてロールモード等の低速
サンプリングで，逐次波形データを取り込んで表示する
方式において，通常のサンプリング構造の回路にロール
モード専用の複雑な波形取込みメモリの書き込み読出し
回路を付加せずにロールモード等の低速サンプリングを
実現することを目的とする。 【構成】 高速クロックで入力信号をＡＤ変換し，記憶
していくメモリと高速クロックを分周する回路とその分
周クロックのタイミングでメモリの記憶動作を止めてメ
モリの１データを読み，表示系へ転送する回路と次にメ
モリの記憶動作を開始させる回路で構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はディジタルオシロスコープ等の波形記憶装置の低速サンプリングの改 良に関するものである。

【０００２】

【従来の技術】

従来ロールモード等の低速サンプリングは，例えば図３に示す様なハード構成 で行われていた。この動作を図４のタイムチャートを用い説明する。クロック分 周回路４からサンプリングクロックＡが出力され，入力信号をＡＤ変換器１でデ ィジタイズし，シリアルメモリ２に記憶される。この時のライトクロックＫは， サンプリングクロックＡと同じ信号である。図４の２段目の波形は，シリアルメ モリ２のライトアドレスを示し，サンプリングクロックＡの立上りでｎ番地にデ ータが書き込まれる。サンプリングクロックＡの立上りで，フリップフロップ７ の出力Ｂから，ＣＰＵ３へ割込み信号が入る。ＣＰＵ３は図４，５段目に示す様 にｎ番地のデータ（今回サンプルしたデータ）をリード信号Ｍのタイミングで読 み表示ブロック５へ転送する。次に信号Ｃにより，フリップフロップ７をリセッ トし，次のサンプルを待つ。以上の様にして，サンプリング毎にデータを表示ブ ロックへ転送し，ロール的波形表示を行っている。 サンプリング開始時には，シリアルメモリ２の内部アドレス（ライトアドレス ，リードアドレス）を初期化しなければならないが，１０のメモリリセット回路 によりアドレスリセット信号Ｊでリードリセット，ライトリセットを同時に行い ，初期化している。 従来の別の技術例としては，（図示しないが）図３のシリアルメモリ２の代わ りにＲＡＭを用いたものもあるが，前述と同様に書き込んだ時のアドレスと読み 出し時のアドレスを管理していかなければならない。アドレスカウンタが内蔵さ れているか外部で構成されているかの違いで動作的には類似している。

【０００３】

【考案が解決しようとする課題】 前述の従来技術には，メモリのライトアドレスとリードアドレスを同番地にし てライト動作，リード動作を行わなければならずこの制御回路が複雑であった。 又，ロールモード以外の通常のサンプリング制御と，上記制御の切換えも回路を 複雑にしていた。本考案はこれらの欠点を除去し，より単純な回路構成でロール モード等の低速サンプリング方式を実現することを目的とする。

【０００４】

【課題を解決するための手段】

本考案は，上記の目的を達成すめため，ＡＤ変換器のクロックとメモリのライ トクロックを本来必要なサンプリング周波数より高くし，かつメモリのライトク ロックとリードクロックを共通入力化して，メモリをシフトレジスタ的に用い， サンプリングクロック周期で，ＣＰＵに割込みをかけ，ＡＤ変換器とメモリのラ イトクロックを止めるようにしたものである。

【０００５】

【作用】

その結果，サンプリングクロック毎に記憶動作を止めたメモリ内にはサンプリ ングクロック直前の波形データがつまっているので，ＣＰＵが１データ読み出し た時には，ある一定のアドレス間隔があったとしても，サンプリングクロックに 同期したデータを得ることができる。

【０００６】

【実施例】

以下この考案の一実施例を図１（ブロック図），図２（タイムチャート）によ り説明する。１はＡＤ変換器，２はシリアルメモリ，３はＣＰＵ，４はクロック 発生回路，５は表示ブロック，６はＣＲＴ，７はフリップフロップ，８はクロッ ク切換回路。 クロック発生回路４から高速クロックＧと，サンプリングクロックＡ（低速ク ロック）が出力される。高速クロックＧにより，入力信号がＡＤ変換器１でディ ジタイズされシリアルメモリ２に記憶されていく。サンプリングクロックＡでフ リップフロップ７をセットし，ＣＰＵ３に割込み信号Ｂを出す。本割込み信号Ｂ によりＣＰＵ３は，クロック切換回路８の切換信号Ｅを切換えて，シリアルメモ リのライト，リードクロックＤを高速クロックＧ側から，リード信号Ｆ側へ切換 える。リード信号Ｆにより，ＣＰＵ３はシリアルメモリ２の１データをデータバ スＨを通して読み，表示ブロック５へ表示データとして転送する。次にＣＰＵ３ は，切換信号Ｅを切換えてシリアルメモリのリードライトクロックＤを高速クロ ックＧ側へ切換える。ＣＰＵ３はフリップフロップリセット信号Ｃを出し，フリ ップフロップをリセットし，割込みを待つ。以下同様にして，サンプリングクロ ックに同期したデータが順次得られる。

【０００７】

【考案の効果】

本考案によれば，メモリの特別なライトアドレス，リードアドレス用の複雑な 制御回路（ライトクロック，リードクロック制御等）が不要となり，通常のサン プリング回路に大幅な回路追加をせずにロールモード等の低速サンプリングが実 現できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図。

【図２】図１のタイムチャート。

【図３】従来技術の一例を示すブロック図。

【図４】図３のタイムチャート。

【符号の説明】

１ ＡＤ変換器 ２ シリアルメモリ ３ ＣＰＵ ４ クロック発生回路 ５ 表示ブロック ６ ＣＲＴ ７ フリップフロップ ８ クロック切換回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 クロック発生回路とそのクロックを分周
   する回路を有し，分周クロックより速い周波数のクロッ
   クで入力信号を記憶していくメモリと該メモリの記憶ク
   ロックを分周クロックのタイミングで止めて読み出す手
   段を有する波形記憶装置。