JPH02305221A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、出力信号を帰還して該出力信号に基づく帰
還ループを形成した論理回路に関し、特にそのような回
路におけるソフトエラー耐性の向」二に関する。

〔従来の技術〕

高集積化された、ＥＣＬ順序回路等の帰還ループを形成
した論理回路におけるα線耐性の減少を改善するものと
して、例えば特開昭６０−１．４２６１９号公報、特開
昭６０−１４３０１．９号公報においてそれぞれ開示さ
れたＥＣＬ順序回路がある。第６図はその回路構成図、
第７図は第６図の回路構成と等価な論理回路図である。

これらの図において、トランジスタＰ１．（ベース入力
・データ入力信号Ｄ）、Ｐ２（ベース人カニ基準電圧■
、。、）より成る電流切り換え回路とエミッタフォロア
トランジスタＰ３（ベース人カニトランジスタＰ２のコ
レクタ）とによりＯＲゲート６が形成され、ｌ−ランジ
スタＰ４（ベース人カニトランジスタＰ３のエミッタ）
、Ｐ５（ベース入力・：基準電圧Ｖ　　）より成る電流
切り換え回路とエミｅｒ ツタフォロアトランジスタＰ６（ベース人カニトランジ
スタＰ５のエミッタ）とによりＯＲゲート７が形成され
、トランジスタＰ７（ベース人力。

トランジスタＰ６のエミッタ）、Ｐ８（ベース入力　ク
ロック人力信号Ｔ）、Ｐ９（ベース人力基準電圧Ｖ　　
）より成る電流切り換え回路と工ｅｖ ミッタフォロアトランジスタＰ１−０とによりＯＲゲー
ト８が形成されている。Ｉ・ランジスタＰ　１０のベー
スに接続されている信号線ＷＡ　（第６図の太線部分）
は、ＯＲゲート７の出力（トランジスタＰ５のコレクタ
）とＯＲゲート８の出力（トランジスタＰ９のコレクタ
）とを入力信号としたワイアドＡＮＤの信号線である。

またＹｌは正出力信号、■６〜Ｉ８は定電流源、■　及
び■　は電ｃｃ　　　　　　　　　ｅｅ 源電圧である。

以下、第６図及び第７図を参照して全体構成の説明する
。ＡＮＤ信号線ＷＡの出力である正出力信号Ｙｌ（１−
ランジスタＰ］、Ｏ，Ｐ６のエミッタ）はトランジスタ
Ｐ６のエミッタを介してＯＲゲート８の一方入力（トラ
ンジスタＰ７のベース入力）として帰還している。この
ＯＲゲート８は他方人力（ｈランジスタＰ８のベース入
力）としてクロック入力信号Ｔを取込み、その出力（ト
ランジスタＰ９のコレクタ）をＡＮＤ信号線ＷＡの一方
人力としている。

一方、ＯＲゲート６の人力（トランジスタＰ１のベース
人力）はデータ人力信号りとなっており、その１４−Ｉ
力（トランジスタＰ３のエミッタ）をＯＲゲート７の入
力（トランジスタＰ４のベース入力）としている。そし
て、ＯＲゲート７の出力（トランジスタＰ５のコレクタ
）が、ＡＮＤ信号線ＷＡの他方人力となっている。

次に動作について説明する。第６図及び第７図で示した
ＥＣＬ順序回路はクロック人力信号Ｔが０”　（Ｌレベ
ル）の状態か保持状態で、このとき正出力信号Ｙ　］、
　（］１−ランジスタＰ６．Ｐ：１０のエミッタ）をＯ
Ｒゲート８の一方の入力に帰還することによって、ノー
ドＮ１−のデータが保持されている。このとき、ＯＲゲ
ート８のもう一方の人力であるクロック人力信号Ｔが“
０”であるため、正出力信号Ｙ１にとってＯＲゲート８
はスルーになっている。すなわち、ＯＲゲー１−８の出
力信号は正出力信号Ｙ］のみに基づいて発生し、正出力
信号Ｙ１−がそのまま得られる。ノー１；’　Ｎ　］−
が゛１°“のデータを保持しているとき、例えばＡＮＤ
信号線ＷＡに接続されたＩ・ランジスタＰ５のコレクタ
ノード（トランジスタＰ６のベースノードでもある）に
瞬間的にα線が当ると、図示しない半導体基板のコレク
タ領域に電子か発生し、“１−”状態（Ｈレベル）の保
持電荷量が減少して電位が低くなる（“Ｏ”状態になる
）。その後、すぐに抵抗Ｒ１，Ｒ２を介して電源電圧Ｖ
　がトランジスタＰ５のコレクタノードに充電されるた
め、数百ピコ秒のスパイク状のＬレベルパルスがトラン
ジスタＰ５のコレクタノードに発生することになる。

その結果、このスパイク状の゛′Ｌ″レベルパルスが直
ちにＯＲゲート８の人力（トランジスタＰ７のベース人
力）に帰還されてしまうため、ノードＮ］−に保時され
ているデータの内容が］″→“０”に反転することにな
る。

そこで上記特開昭６０−１４２６１　９号公報に開示さ
れた発明においては、保持電流を増大するために定電流
源１６〜■８の供給電流量を多くして、α線照射時の電
圧降下量を減らしα線耐性の向上を図っている。また特
開昭６　０　−　ｉ．　４　３　０　１９号公報に開示
された発明においては、ＥＣＬ構成のトランジスタのコ
レクタに容量Ｃ１〜Ｃ４をイ＝Ｉ加することにより、コ
レクタノードの保持電荷量を多くして、α線耐性の向上
を図っている。

また、第５図に示すごときＥＣＬ回路あるいはＳＣＦＬ
回路により構成される順序回路に、上記特開昭６　０　
−　１．　４　２　６　１　９号公報及び特開昭６０−
１４３０１９号公報に開示された発明を適用すると、第
４図に示すごとき回路構成図のＥＣＬあるいはＳＣＦＬ
順序回路を得る。これらの図において、トランジスタＱ
１．Ｑ２，Ｑ３より成る電流切り換え回路とエミッタフ
ォロアトランジスタＱ４とによりＮＯＲゲート１か形成
され、トランジスタＱ５．Ｑ６，Ｑ７，Ｑ８より成る電
流切り換え回路とエミッタフォロアトランジスタＱ９と
によりＮＯＲゲート２が形成され、トランジスタＱ１０
，Ｑｌｌ、Ｑｌ，２，ＱｌＢより成る電流切り換え回路
とエミッタフォロアＩ・ランジスタＱ１４とによりＮＯ
Ｒゲート３が形成され、トランジスタＱ１．５．Ｑ１６
．Ｑ１．７より成る電流切り換え回路とエミッタフォロ
アトランジスタＱ　１８とによりＮＯＲゲート４か形成
され、トランジスタＱ１゜９．Ｑ２０．Ｑ２１．Ｑ２２
より成る電流切り換え回路とエミッタフォロアトランジ
スタＱ２Ｂ、Ｑ２４とによりＯＲ／Ｎ　ＯＲゲート５が
形成されている。また、ＳＭはシフトモード制御信号、
ＤＩはデータ入力信号、ＮＭはノーマルモード制御信号
、Ｓｌはシフトデータ入力信号、Ｔはクロック入力信号
、Ｙｌは正出力信号、ＹＯは反転出力信号、■１〜■５
は定電流源、■ｃｃおよび■。０は電源電圧、■　　は
基準電圧である。なお、第ｅｆ １表に各トランジスタＱ１〜Ｑ２４のベース入力第１表 以下、第４図及び第５図を参照して全体構成の説明を行
う。ＯＲ／ＮＯＲゲート５のＮＯＲ出力である正出力信
号Ｙ　１　（＋−ランジスタＱ２４のエミッタ）は、Ｎ
ＯＲゲート４の一方人力（トランジスタＱ　１．６のベ
ース入力）として帰還している。

このＮＯＲゲート４は他方入力（トランジスタＱ］７の
ベース入力）としてクロック人力信号Ｔを取込み、その
出力（トランジスタＱ　］、　８のエミッタ）がＯＲ／
ＮＯＲゲート５の第１人力（トランジスタＱ２０のベー
ス入力）となっている。

一方、ＯＲ／ＮＯＲゲート５のＯＲ出力である反転出力
信号Ｙ　Ｏ（＋−ランジスタＱ２３のエミッタ）もＮＯ
Ｒゲート１の一方入力（トランジスタＱ３のベース入力
）として帰還している。このＮＯＲゲート］は他方人力
（トランジスタＱ２のベース人力）としてクロック人力
信号Ｔを取込み、その出力（トランジスタＱ４のエミッ
タ）がＮＯＲゲート２，３それぞれの第１人力（トラン
ジスタＱ６のベース入力、トランジスタＱｌｌのベース
人力）となっている。

ＮＯＲゲート２は第２人力（トランジスタＱ７のベース
入力）として、ノーマルモード制御信号ＮＭを、第３人
力（トランジスタＱ８のベース入力）として、シフトデ
ータ入力信号ＳＩを取込み、その出力（トランジスタＱ
９のエミッタ）がＯＲ／ＮＯＲゲート５の第２人力（ト
ランジスタＱ２２のベース人力）となっている。

ＮＯＲゲート３は、第２人力（トランジスタＱ］、２の
ベース人力）として、シフトモード制御信号ＳＭを、第
３人力（トランジスタＱ１３のベース入力）として、デ
ータ入力信号ＤＩを取込み、その出力（トランジスタＱ
１−４のエミッタ）がＯＲ／Ｎ　ＯＲデー１−５の第３
人力（トランジスタＱ２１のベース人力）となっている
。

次に動作について説明する。第４図および第５図のＥＣ
Ｌ順序回路は、クロック人力信号Ｔか０”の状態が保持
状態で、このとき正出力信号Ｙ１をＮＯＲゲート４の人
力に帰還することによって、ノードＮ１のデータが保持
されている。すなわち、このとき、正出力信号Ｙ１にと
ってＮ。

Ｒゲート４はスルーになっている。

ノードＮ１が“１”のデータを保持しているとき、トラ
ンジスタＱ　２　ｉｏ、　Ｑ’２１またはＱ２２のコレ
クタノードに瞬間的にα線が当ると、図示しない半導体
基板のコレクタ領域に電子が発生し、“１”状態の保持
電荷量が減少して電位が低くなる（“０”状態になる）
。その後、すぐに抵抗Ｒ９を介して充電されるため、数
百ピコ秒のスパイク状のＬレベルパルスがトランジスタ
Ｑ２０−Ｑ２２のコレクタノードに発生することになる
。このスパイク状のＬレベルパルスはノイズとなり、こ
のノイズがＮＯＲゲート４の人力に帰還されて、ＮＯＲ
ゲート５の入力に現われるとノイズパルスによる帰還ル
ープを形成してしまうため、ノードＮ］に保持されてい
るデータの内容は“１′″→パ０”に反転することにな
る。そこで、第６図（第７図）の回路に適用したように
、上記特開昭６０−１．４２６１９号公報に開示された
発明を適用し、保持電流を増大す、るために電流源１１
〜■５の供給電流量を多くして、α線耐性の向上を図り
、また特開昭６０−１．４３０１−９号公報に開示され
た発明を適用し、容量ＣをトランジスタＱ２０〜Ｑ２２
のコレクタノードと電源電圧■　とのＣ 間に付加することにより保持電荷量を多くして、α線耐
性の向上を図っている。なお、ＳＣＦＬＭ路は、ＥＣＬ
回路のバイポーラＩ・ランジスタをＧａＡｓ　　ＭＥＳ
ＦＥＴに置き換えたものと考えられるので、回路動作は
相似てあり、またα線によるソフトエラーの問題もＥ　
ＣＬ同様に起こる。よって本明細書ではＥ　Ｃ’　Ｌ回
路の説明のみにするが、ＧａＡｓを用いた５ＣＦＬ回路
についても同等のことが当てはまる。

〔発明が解決しようとする課題〕

Ｅ　Ｃｆ、順序回路のように、出力信号を帰還して、該
出力信号に基づく帰還ループを形成した従来の論理回路
は、α線耐性を向上させるために上述のように供給電流
量を増や１〜たり、容量をイ；１加したりしていた。こ
のため、電流量の増大に伴う消費電力の増大や、容量４
＝Ｊ加によるスイッチング速度の低下を招来するという
問題点があった。この間−１２問 照点は素子数の多い、第４図（第５図）で示したＥＣＬ
順序回路において特に顕著となる。

この発明は、」二記のような問題点を解決するためにな
されたもので、消費電力の増大やスイッチング速度の低
下を招くことなく、ソフトエラー耐性を向上させること
のできる論理回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる論理回路は、出力信号を帰還して、該
出力信号に基つく帰還ループを形成しており、第１の信
号に応じて、正出力信号及び反転出力信号を出力する第
１の論理ゲートと、前記反転出力信号に応じて、第２の
信号を出力する第２の論理ゲートと、前記正出力信号及
び前記第２の信号に応じて、前記第１　Ｏ’倍信号出力
するとともに、前記正出力信号かＨレベル、前記反転出
力信号がＬレベルのとき、前記第２の信号に応答して前
記正出力信号の入力に対して閉じる第３の論理ゲートと
を□備えている。

〔作用〕

この発明における第３の論理ゲートは、正１１１力信号
がＨレベル、反転出力信号がＬレベルのとき、第２の信
号に応答して、正出力信号の入力に対して閉じているた
め、ソフトエラーにより、市川力信号が瞬間的にＨレベ
ルからＬレベルの変化しても、その影響が第１の信号の
論理レベル変化には現れない。

〔実施例〕

第１図はこの発明の一実施例であるＥＣＬ順序回路を示
す回路構成図であり、第２図は第１図で示した回路と等
価な、論理ゲートから成る論理回路図である。これらの
図において、クロック入力信号Ｔを一方入力とし反転出
力信号Ｙ　Ｏを他方人力とする２人力ＮＯＲゲート４−
の１」１力信号を、第５図で示した従来回路と同様に、
３人力ＮＯＲゲート２および３人力ＮＯＲゲート４３に
人力信号として与えるのみならず、加えて正出力信号Ｙ
１の帰還ゲートであるＮＯＲゲート４にも入力信号とし
て与えている。

その結果、第１図の回路においては、従来の回路（第４
図）に加え、コレクタ及びエミッタかトランジスタＱ１
６．Ｑ］、７と共通に接続され、ベースがトランジスタ
Ｑ４のエミッタに接続されたトランジスタＱ２５か新た
に設けられている。

また、電流源１１’　〜１５’の供給電流量を電流源１
１〜Ｉ５より下げ、さらに電源電圧Ｖ　とｅ トランジスタＱ２０〜２２のコレクタとの間に設けてい
た容量Ｃを取り除いた。他の構成は、第４図、第５図で
示した従来例と同様であるため、説明は省略する。

次に動作について説明する。第１図および第２図で示し
たこの実施例のＥＣＬ順序回路は、第４図および第５図
で示した従来のＥＣＬ順序回路と同様に、クロック入力
信号Ｔが０”の状態がデータ保持状態で、このとぎ正出
力信号Ｙ１−を３人力ＮＯＲゲート４の入力に帰還する
ことによって、ノードＮ１のデータが保持されている。

しかし、従来と異なり、ノードＮ１にデータ゛１”を保
持しているときには、データ帰還用の３人力ＮＯＲゲー
１−４は、正出力信号Ｙ１にとってスルーにな−コ５− っていない。すなわち、正出力信号Ｙ１が“１゛。

のとき反転出力信号ＹＯは０”であり、この反転出力信
号ＹＯはノードＮ１にデータ保持しているとき（Ｔ−“
０”）には、ＮＯＲＯＲゲート１“１”に反転されて、
３人力ＮＯＲゲート４の第３人力として与えられるため
、３人力ＮＯＲゲート４は正出力信号Ｙ１に対して閉じ
ることになる（出力が、第１５人力（Ｙｌ）、第２人力
（Ｔ）の状態□とは無関係に“Ｌ″になる）からである
。しかしながら、３人力ＮＯＲゲー１−２．３も閉じる
ことになり、３人力ＮＯＲゲート２〜４すべでの出力信
号は“０”になるため、３人力ＯＲ／Ｎ。

Ｒデー１〜５の正１＋Ｉ力信号Ｙ］は゛１”を保持でき
る。

この状態で、３人力ＯＲ／ＮＯＲゲート５のトランジス
タＱ２０．Ｑ２１またはＱ２２の図示しない半導体基板
のコレクタ領域に瞬間的にα線が当たり、従来同様、電
位低下のスパイクノイズか発生したとする。すると、正
出力信号Ｙ１が１”から“Ｏ”へ瞬間的に低下する。こ
のときこのスバイクノイズは、３人力ＮＯＲゲート４の
第］入力に帰還されるが、３人力ＮＯＲゲート４の第３
人力は、上述したように°゛１“であり、３人力ＮＯＲ
ゲート４は正出力信号Ｙ１に対して閉じられているため
、′０”の正出力信号Ｙ１に基づく帰還ループは形成さ
れない。したがって、ノードＮ１に保持されているデー
タ゛″１”の内容は変化しない。

またＮ−ＯＲゲート１の出力“１”は３人力ＮＯＲゲー
ト２および３人力ＮＯＲゲート３にも人力されており、
３人力ＮＯＲゲート２および３人力ＮＯＲゲート１３は
データ入力信号ＤＩおよびシフトデータ人力信号ＳＬに
対して閉じているので、信号ＤＩおよびＳｌの変化によ
ってデータ保持内容が変わることもない。

以上、ノードＮ１がデータ“１″を保持している場合に
ついて述べたが、次にノードＮ１がデータ゛０”を保持
している場合について述べる。このとき反転出力信号Ｙ
Ｏは“］”であるため、ＮＯＲゲート］の出力は”　ｏ
　”となる。したかって３人力ＮＯＲゲート２と３人力
ＮＯＲゲート１３はデータ信号ＤＩおよびＳｌに対して
スルーとなり、３　人力Ｎ　ＯＲゲート４は正出力信号
Ｙ１−に列してスルーとなる。しかし正出力信号Ｙ１が
’　０　”である限り３人力ＮＯＲゲー１−４の出力は
“１／′に固定されており、３人力ＯＲ／Ｎ　ＯＲゲー
ト５はデータ信号ＤＩおよびＳＬに対して閉じられてい
るので、信号ＤＩおよびＳｌの状態に無関係にデータ“
Ｏ”が保持される。

この状態で、３人力ＯＲ／ＮＯＲゲート５のトランジス
タＱ１９の半導体基板のコレクタ領域に瞬間的にα線が
当たることにより、電位低下のスパイクノイズが発生し
たとする。すると、反転出力信号ＹＯは“１″から０″
へ瞬間的に低４ζする。このときＮＯＲゲート１の出力
は“Ｏ”から°］−”に反転し３人力ＮＯＲゲート２，
３人力ＮＯＲゲート３および３人力ＮＯＲゲート４の全
ての出力信号が“Ｏ”状態に固定されるか、それか現わ
れるのは、ゲート２段分（例えば、２人力ＮＯＲゲート
コーと３人力ＮＯＲケー１・２との２段分）の遅延時間
の後となる。従って、′０”の反転出力信号ＹＯが帰還
して３人力ＯＲ／Ｎ　ＯＲゲート５の入力に伝播される
までには、反転出力信号ＹＯの瞬間的な低下はすでに回
復している。つまり、第１図の回路図を参照すれば、ト
ランジスタＱ２０−Ｑ２２のベース入力に、瞬間的にＬ
レベルが与えられるまでには、トランジスタＱ１９のコ
レクタ電位は既に回復していることになるため、ＯＲ／
Ｎ　ＯＲデー１−５は誤動作しない。

また、クロック入力信号Ｔが“１゜”になると、ＮＯＲ
ゲート１の出力は０”となり、３人力ＮＯＲゲート２お
よび３人力ＮＯＲゲート３はデータ信号ＤＩおよびＳ、
Ｉに対してスルーとなる。一方３人力ＮＯＲゲー１−４
は、第２人力のクロック信号Ｔが］”であるため正出力
信号Ｙ］に対して閉じられ、これによりデータ保持内容
の書き替えが可能となる。

このように、電流源ＩＩ’〜１５’の供給電流量を必要
以」二に増加させることなく、ＥＣＬを構成するＩ・ラ
ンジスタのコレクタに容量をイ（ｊ加することもなく、
α線照射等の原因によるノイズか生じても、誤動作しな
いＥ　ＣＬ順序回路を構成することができる。

その結果、消費電力の増大及びスイッチング速度の低下
を招くことなく、ソフトエラー耐性を向上させたＥＣＬ
順序回路を得ることができる。

なお上記実施例では、データ人力およびクロック入力と
も］−人力であったが、それぞれ複数人力であってもよ
い。第３図にデータ入力、クロック人力か各２人力のと
きの論理回路の一例を示す。

図において、データ人力信号ＤＩ、Ｄ２を受ける４人力
ＮＯＲゲート３′は第２図の３人力ＮＯＲゲート−３と
同様の機能を果たし、クロック人力信号ＴＩ、Ｔ２を受
ける３人力ＮＯＲゲート１′　と４人力ＮＯＲゲート４
′　はそれぞれ、第２図の２人力ＮＯＲゲート１および
３人力ＮＯＲゲート１４と同様の機能を果たす。よって
、この実施例においても、」二記実施例と同様の効果を
奏する。

また、この実施例ではＥＣＬ順序回路について述べたが
、この発明は出力信号を帰還して、該出力信号に基づく
帰還ループを形成した全ての論理回路に適用することが
できる。

〔発明の効果〕

以上説明したように、この発明によれば、第３の論理ゲ
ートは、正出力信号がＨレベル、反転出力信号がＬレベ
ルのとき、第２の信号に応答して、正出力信号の入力に
対して閉じているため、正出力信号がＨレベル、反転出
力信号がＬレベルのとき、ソフトエラーにより正出力信
号が瞬間的にＨレベルからＬレベルの変化しても、その
影響が第１の信号の論理レベル変化には現れない。この
ため、瞬間的なソフトエラー発生期間を過ぎると第１の
論理ゲーＩ・により正常なＨレベルの正出力信号に復帰
することかできる。

一方、反転出力信号がＨレベル、正出力信号がＬレベル
のときに、ソフＩ・エラーにより反転出力信号が瞬間的
にＨレベルからＬレベルに変化した場合、その影響が第
１−の論理ゲートの入力に現われるまでには、少くとも
第２．第３の２つの論理ゲートを通過する遅延時間を要
する。この遅延時間は通常ソフトエラー発生期間よりも
長くなるため、第１−の論理ゲートが誤動作することは
ない。

その結果、この発明の論理回路は消費電力及びスイッチ
ング速度の低下を招くことなく、ソフトエラー耐性を向
上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＣＬ順序回路を示
す回路構成図、第２図はその論理回路図、第３図はこの
発明の他の実施例であるＥＣＬ順序回路の論理回路図、
第４図は従来のＥＣＬ順序回路を示す回路構成図、第５
図はその論理回路図、第６図は従来のＥＣＬ順序回路を
示す回路構成図、第７図はその論理回路図である。 図において、１〜４はＮＯＲゲート、５はＯＲ／ＮＯＲ
ゲート、Ｑ　］、−Ｑ　２５はトランジスタ、Ｙｌは正
出力信号、ＹＯは反転出力信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）出力信号を帰還して、該出力信号に基づく帰還ル
   ープを形成した論理回路であって、第１の信号に応じて
   、正出力信号及び反転出力信号を出力する第１の論理ゲ
   ートと、 前記反転出力信号に応じて、第２の信号を出力する第２
   の論理ゲートと、 前記正出力信号及び前記第２の信号に応じて、前記第１
   の信号を出力するとともに、前記正出力信号がＨレベル
   、前記反転出力信号がＬレベルのとき、前記第２の信号
   に応答して前記正出力信号の入力に対して閉じる第３の
   論理ゲートとを備える論理回路。