JPH06169074A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
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- JPH06169074A JPH06169074A JP43A JP32035092A JPH06169074A JP H06169074 A JPH06169074 A JP H06169074A JP 43 A JP43 A JP 43A JP 32035092 A JP32035092 A JP 32035092A JP H06169074 A JPH06169074 A JP H06169074A
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- Japan
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- transistor group
- channel
- gate electrodes
- group
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】基本セルの種類を増やすことなく回路構造の均
一性を確保した上でチップ面積の低減化が図られた基本
セルを備えたマスタースライス型半導体集積回路を提供
する。 【構成】トランジスタ群をＰ−Ｎ−Ｎ−Ｐの順に配列す
るとともに、グラウンド線を第１もしくは第２のＮチャ
ンネルトランジスタ群に重ねて配線する。
一性を確保した上でチップ面積の低減化が図られた基本
セルを備えたマスタースライス型半導体集積回路を提供
する。 【構成】トランジスタ群をＰ−Ｎ−Ｎ−Ｐの順に配列す
るとともに、グラウンド線を第１もしくは第２のＮチャ
ンネルトランジスタ群に重ねて配線する。
Description
【０００１】
【産業上の利用分野】本発明は、回路構造の均一性を確
保した上でチップ面積の低減化を図ったマスタースライ
ス型半導体集積回路に関する。
保した上でチップ面積の低減化を図ったマスタースライ
ス型半導体集積回路に関する。
【０００２】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。マスタースライス方式と
は、所定の構造の基本セルをあらかじめＬＳＩチップ上
に多数形成しておき、基本セル内及び基本セル間の配線
を行うことにより所望の動作を行う集積回路を完成させ
る方式をいう。このマスタースライス方式では配線に関
するマスクパターンを作成するだけで種々の集積回路を
完成させることができ、少量多品種生産に向いている。
集積回路が多用されている。マスタースライス方式と
は、所定の構造の基本セルをあらかじめＬＳＩチップ上
に多数形成しておき、基本セル内及び基本セル間の配線
を行うことにより所望の動作を行う集積回路を完成させ
る方式をいう。このマスタースライス方式では配線に関
するマスクパターンを作成するだけで種々の集積回路を
完成させることができ、少量多品種生産に向いている。
【０００３】図８は、マスタースライス方式の一般的な
基本セルの構造を示した図である。この図８には２つの
基本セルが示されており、また図中の黒丸印はコンタク
トを打つことのできる位置を示している。図の上下方向
に第１及び第２のゲート電極１１，１２が延び、これら
第１及び第２のゲート電極１１，１２により、第１，第
２及び第３のＰチャンネルソースドレイン領域１３，１
４，１５が互いに左右に隔てられて形成されており、こ
れにより、２個のＰチャンネルトランジスタからなるＰ
チャンネルトランジスタ群１０が形成されている。
基本セルの構造を示した図である。この図８には２つの
基本セルが示されており、また図中の黒丸印はコンタク
トを打つことのできる位置を示している。図の上下方向
に第１及び第２のゲート電極１１，１２が延び、これら
第１及び第２のゲート電極１１，１２により、第１，第
２及び第３のＰチャンネルソースドレイン領域１３，１
４，１５が互いに左右に隔てられて形成されており、こ
れにより、２個のＰチャンネルトランジスタからなるＰ
チャンネルトランジスタ群１０が形成されている。
【０００４】またこのＰチャンネルトランジスタ群１０
の、図の下方に隣接して、２個のＮチャンネルトランジ
スタからなるＮチャンネルトランジスタ群２０が形成さ
れている。このＮチャンネルトランジスタ群２０もＰチ
ャンネルトランジスタ群１０と同様の構造であり、図の
上下方向に第３及び第４のゲート電極２１，２２が延
び、これら第３及び第４のゲート電極２１，２２によ
り、第１，第２及び第３のＮチャンネルソースドレイン
領域２３，２４，２５が互いに左右に隔てられて形成さ
れている。
の、図の下方に隣接して、２個のＮチャンネルトランジ
スタからなるＮチャンネルトランジスタ群２０が形成さ
れている。このＮチャンネルトランジスタ群２０もＰチ
ャンネルトランジスタ群１０と同様の構造であり、図の
上下方向に第３及び第４のゲート電極２１，２２が延
び、これら第３及び第４のゲート電極２１，２２によ
り、第１，第２及び第３のＮチャンネルソースドレイン
領域２３，２４，２５が互いに左右に隔てられて形成さ
れている。
【０００５】これらＰチャンネルトランジスタ群１０と
Ｎチャンネルトランジスタ群２０とにより基本セルが構
成され、この基本セルがウエハ上に多数配列されてい
る。またＰチャンネルトランジスタ群１０の上方および
Ｎチャンネルトランジスタ群２０の下方には、それぞれ
図の左右方向に延びる電源ラインＶDD，グラウンドライ
ンＶssが配置されるスペースが形成されており、メタル
配線時に電源ラインＶDD，グラウンドラインＶssが形成
される。
Ｎチャンネルトランジスタ群２０とにより基本セルが構
成され、この基本セルがウエハ上に多数配列されてい
る。またＰチャンネルトランジスタ群１０の上方および
Ｎチャンネルトランジスタ群２０の下方には、それぞれ
図の左右方向に延びる電源ラインＶDD，グラウンドライ
ンＶssが配置されるスペースが形成されており、メタル
配線時に電源ラインＶDD，グラウンドラインＶssが形成
される。
【０００６】
【発明が解決しようとする課題】従来の一般的な基本セ
ルは、図８に示すような構成であり、設計の安全性を確
保しつつ回路構造を均一化するため、十分なサイズＷ
（図８参照）のトランジスタを形成し、これを組合せて
図８に示すような基本セルを構成し、この基本セルが半
導体チップ全面に敷き詰められている。
ルは、図８に示すような構成であり、設計の安全性を確
保しつつ回路構造を均一化するため、十分なサイズＷ
（図８参照）のトランジスタを形成し、これを組合せて
図８に示すような基本セルを構成し、この基本セルが半
導体チップ全面に敷き詰められている。
【０００７】ところで、１つの半導体チップを論理形成
部と駆動部とに分けて考えたとき、前者は比較的小さな
サイズのトランジスタで済み、後者は比較的大きなサイ
ズのトランジスタを必要とする。またＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等には、Ｎチャンネルパストランジスタ群のように小さ
いサイズのトランジスタで済む構成要素もある。このよ
うに、あらかじめ配線の定められたプリミティブセル中
のトランジスタは必ずしも大きなサイズである必要はな
い。しかし、図８に示すような均一構造の基本セルでは
小さなサイズのトランジスタで済む構成要素についても
同一サイズのトランジスタが割り当てられることにな
り、その分回路面積が大きくなり、コスト上も不利にな
るという問題がある。
部と駆動部とに分けて考えたとき、前者は比較的小さな
サイズのトランジスタで済み、後者は比較的大きなサイ
ズのトランジスタを必要とする。またＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等には、Ｎチャンネルパストランジスタ群のように小さ
いサイズのトランジスタで済む構成要素もある。このよ
うに、あらかじめ配線の定められたプリミティブセル中
のトランジスタは必ずしも大きなサイズである必要はな
い。しかし、図８に示すような均一構造の基本セルでは
小さなサイズのトランジスタで済む構成要素についても
同一サイズのトランジスタが割り当てられることにな
り、その分回路面積が大きくなり、コスト上も不利にな
るという問題がある。
【０００８】この問題を解決するために基本セルの種類
を増やし複数のサイズのトランジスタを半導体チップに
敷き詰めることが考えられる。しかし、この場合、回路
構造の均一性が損なわれ、半導体チップ上へのプリミテ
イブセルの無駄なスペースを作らないような配置が難し
く、そこに作り込む回路構成によっては結局チップ面積
を小さくすることができず、もしくはかえって大型化し
てしまう場合があるという問題が生じる。
を増やし複数のサイズのトランジスタを半導体チップに
敷き詰めることが考えられる。しかし、この場合、回路
構造の均一性が損なわれ、半導体チップ上へのプリミテ
イブセルの無駄なスペースを作らないような配置が難し
く、そこに作り込む回路構成によっては結局チップ面積
を小さくすることができず、もしくはかえって大型化し
てしまう場合があるという問題が生じる。
【０００９】本発明は、上記問題を解決し、基本セルの
種類を増やすことなく回路構造の均一性を確保した上で
チップ面積の低減化が図られた基本セルを備えたマスタ
ースライス型半導体集積回路を提供することを目的とす
る。
種類を増やすことなく回路構造の均一性を確保した上で
チップ面積の低減化が図られた基本セルを備えたマスタ
ースライス型半導体集積回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を解決する本発
明のマスタースライス型半導体集積回路は、 （１）互いに並行に上下方向に延びる第１及び第２のゲ
ート電極とこれら第１及び第２のゲート電極により互い
に左右に隔てられた第１、第２及び第３のＰチャンネル
ソースドレイン領域とからなる第１のＰチャンネルトラ
ンジスタ群 （２）第１のＰチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びそれ
ぞれ前記第１及び第２のゲート電極に接続された第３及
び第４のゲート電極とこれら第３及び第４のゲート電極
により互いに左右に隔てられた第１、第２及び第３のＮ
チャンネルソースドレイン領域とからなる第１のＮチャ
ンネルトランジスタ群 （３）第１のＮチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びる第
５及び第６のゲート電極とこれら第５及び第６のゲート
電極により互いに左右に隔てられた第４、第５及び第６
のＮチャンネルソースドレイン領域とからなる第２のＮ
チャンネルトランジスタ群 （４）第２のＮチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びそれ
ぞれ前記第５及び第６のゲート電極に接続された第７及
び第８のゲート電極とこれら第７及び第８のゲート電極
により互いに左右に隔てられた第４、第５及び第６のＰ
チャンネルソースドレイン領域とからなる第２のＰチャ
ンネルトランジスタ群からなる基本セルが上下左右に多
数配列されてなり、さらに、 （５）電源線が、互いに上下に隣接する前記基本セルの
間を左右に延びるとともに、 （６）グラウンド線が、前記第１のＮチャンネルトラン
ジスタ群もしくは前記第２のＮチャンネルトランジスタ
群に重なって左右に延びてなることを特徴とするもので
ある。
明のマスタースライス型半導体集積回路は、 （１）互いに並行に上下方向に延びる第１及び第２のゲ
ート電極とこれら第１及び第２のゲート電極により互い
に左右に隔てられた第１、第２及び第３のＰチャンネル
ソースドレイン領域とからなる第１のＰチャンネルトラ
ンジスタ群 （２）第１のＰチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びそれ
ぞれ前記第１及び第２のゲート電極に接続された第３及
び第４のゲート電極とこれら第３及び第４のゲート電極
により互いに左右に隔てられた第１、第２及び第３のＮ
チャンネルソースドレイン領域とからなる第１のＮチャ
ンネルトランジスタ群 （３）第１のＮチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びる第
５及び第６のゲート電極とこれら第５及び第６のゲート
電極により互いに左右に隔てられた第４、第５及び第６
のＮチャンネルソースドレイン領域とからなる第２のＮ
チャンネルトランジスタ群 （４）第２のＮチャンネルトランジスタ群に上下方向に
隣接して配置された、互いに並行に上下方向に延びそれ
ぞれ前記第５及び第６のゲート電極に接続された第７及
び第８のゲート電極とこれら第７及び第８のゲート電極
により互いに左右に隔てられた第４、第５及び第６のＰ
チャンネルソースドレイン領域とからなる第２のＰチャ
ンネルトランジスタ群からなる基本セルが上下左右に多
数配列されてなり、さらに、 （５）電源線が、互いに上下に隣接する前記基本セルの
間を左右に延びるとともに、 （６）グラウンド線が、前記第１のＮチャンネルトラン
ジスタ群もしくは前記第２のＮチャンネルトランジスタ
群に重なって左右に延びてなることを特徴とするもので
ある。
【００１１】
【作用】本発明のマスタースライス型半導体集積回路
は、上下方向（ゲート電極の延びる方向）に第１のＰチ
ャンネルトランジスタ群（上記（１））、第１のＮチャ
ンネルトランジスタ群（上記（２））、第２のＮチャン
ネルトランジスタ群（上記（３））、及び第２のＰチャ
ンネルトランジスタ群をこの順に配置した基本セルを備
えたものであるため、それぞれのトランジスタ群をサイ
ズの小さなトランジスタで構成しておき小さいトランジ
スタで済む要素については例えば第１のＰチャンネルト
ランジスタ群と第１のＮチャンネルトランジスタ群との
ペア、あるいは第２のＮチャンネルトランジスタ群と第
２のＰチャンネルトランジスタ群とのペアを独立に採用
することができる。
は、上下方向（ゲート電極の延びる方向）に第１のＰチ
ャンネルトランジスタ群（上記（１））、第１のＮチャ
ンネルトランジスタ群（上記（２））、第２のＮチャン
ネルトランジスタ群（上記（３））、及び第２のＰチャ
ンネルトランジスタ群をこの順に配置した基本セルを備
えたものであるため、それぞれのトランジスタ群をサイ
ズの小さなトランジスタで構成しておき小さいトランジ
スタで済む要素については例えば第１のＰチャンネルト
ランジスタ群と第１のＮチャンネルトランジスタ群との
ペア、あるいは第２のＮチャンネルトランジスタ群と第
２のＰチャンネルトランジスタ群とのペアを独立に採用
することができる。
【００１２】また、本発明のマスタースライス型半導体
集積回路は、トランジスタ群を上下方向にＰ−Ｎ−Ｎ−
Ｐの順に配列し、グラウンド線は第１のＮチャンネルト
ランジスタ群もしくは第２のＮチャンネルトランジスタ
群に重ねて左右に延びるように形成したものであるた
め、１つの基本セル内の、第１のＰチャンネルトランジ
スタ群と第１のＮチャンネルトランジスタ群とのペア、
および第２のＮチャンネルトランジスタ群と第２のＰチ
ャンネルトランジスタ群とのペアの間の配線が容易とな
り、これら２つのペアを相互に結線して用いることによ
りサイズの大きなトランジスタが構成される。したがっ
て均一な基本セルを多数配列しておくだけで全体として
チップ面積の低減化を図ることができる。
集積回路は、トランジスタ群を上下方向にＰ−Ｎ−Ｎ−
Ｐの順に配列し、グラウンド線は第１のＮチャンネルト
ランジスタ群もしくは第２のＮチャンネルトランジスタ
群に重ねて左右に延びるように形成したものであるた
め、１つの基本セル内の、第１のＰチャンネルトランジ
スタ群と第１のＮチャンネルトランジスタ群とのペア、
および第２のＮチャンネルトランジスタ群と第２のＰチ
ャンネルトランジスタ群とのペアの間の配線が容易とな
り、これら２つのペアを相互に結線して用いることによ
りサイズの大きなトランジスタが構成される。したがっ
て均一な基本セルを多数配列しておくだけで全体として
チップ面積の低減化を図ることができる。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のマスタースライス型半導体集積回路の基
本セルの一例を示した図である。この図には、互いに左
右に並ぶ３つの基本セルが示されているが、実際には図
の左右方向にさらに多数の基本セルが配列されるととも
に上下方向にも図示のような基本セルが多数配列されて
いる。またこの図１および以下に説明する図中、黒丸印
はコンタクトを打つことのできる位置を示している。
１は、本発明のマスタースライス型半導体集積回路の基
本セルの一例を示した図である。この図には、互いに左
右に並ぶ３つの基本セルが示されているが、実際には図
の左右方向にさらに多数の基本セルが配列されるととも
に上下方向にも図示のような基本セルが多数配列されて
いる。またこの図１および以下に説明する図中、黒丸印
はコンタクトを打つことのできる位置を示している。
【００１４】図の上下方向に第１及び第２のゲート電極
１１１，１１２が延び、これら第１及び第２のゲート電
極１１１，１１２により第１，第２及び第３のＰチャン
ネルソースドレイン領域１１３，１１４，１１５が互い
に左右に隔てられて形成されており、これにより２個の
Ｐチャンネルトランジスタからなる第１のＰチャンネル
トランジスタ群１１０が形成されている。
１１１，１１２が延び、これら第１及び第２のゲート電
極１１１，１１２により第１，第２及び第３のＰチャン
ネルソースドレイン領域１１３，１１４，１１５が互い
に左右に隔てられて形成されており、これにより２個の
Ｐチャンネルトランジスタからなる第１のＰチャンネル
トランジスタ群１１０が形成されている。
【００１５】またこの第１のＰチャンネルトランジスタ
群１１０の、図の下方に隣接して、２個のＮチャンネル
トランジスタからなる第１のＮチャンネルトランジスタ
群１２０が形成されている。この第１のＮチャンネルト
ランジスタ群１２０も第１のＰチャンネルトランジスタ
群１１０と同様の構造であり、図の上下方向に第３及び
第４のゲート電極１２１，１２２が延び、これら第３及
び第４のゲート電極１２１，１２２により、第１，第２
及び第３のＮチャンネルソースドレイン領域１２３，１
２４，１２５が互いに左右に隔てられて形成されてい
る。ここで第３及び第４のゲート電極１２１，１２２
は、図示のように、それぞれ第１及び第２の電極１１
１，１１２と接続されている。
群１１０の、図の下方に隣接して、２個のＮチャンネル
トランジスタからなる第１のＮチャンネルトランジスタ
群１２０が形成されている。この第１のＮチャンネルト
ランジスタ群１２０も第１のＰチャンネルトランジスタ
群１１０と同様の構造であり、図の上下方向に第３及び
第４のゲート電極１２１，１２２が延び、これら第３及
び第４のゲート電極１２１，１２２により、第１，第２
及び第３のＮチャンネルソースドレイン領域１２３，１
２４，１２５が互いに左右に隔てられて形成されてい
る。ここで第３及び第４のゲート電極１２１，１２２
は、図示のように、それぞれ第１及び第２の電極１１
１，１１２と接続されている。
【００１６】さらに第１のＮチャンネルトランジスタ群
１２０の、図の下方に隣接して、同様な構造の、第５及
び第６のゲート電極１３１，１３２、第４，第５，第６
のＮチャンネルソースドレイン領域１３３，１３４，１
３５からなる第２のＮチャンネルトランジスタ群１３０
が形成され、さらにその下方に隣接して、同様な構造
の、第７及び第８のゲート電極１４１，１４２、第４，
第５及び第６のＰチャンネルソースドレイン領域１４
３，１４４，１４５からなる第２のＰチャンネルトラン
ジスタ群１４０が形成されている。第５及び第７のゲー
ト電極１３１，１４１は互いに接続され、また第６及び
第８のゲート電極１３２，１４２も互いに接続されてい
る。このようにして、図の上下方向に並ぶ第１のＰチャ
ンネルトランジスタ群１１０，第１のＮチャンネルトラ
ンジスタ群１２０，第２のＮチャンネルトランジスタ群
１３０，第２のＰチャンネルトランジスタ群１４０によ
り各基本セルが構成されている。
１２０の、図の下方に隣接して、同様な構造の、第５及
び第６のゲート電極１３１，１３２、第４，第５，第６
のＮチャンネルソースドレイン領域１３３，１３４，１
３５からなる第２のＮチャンネルトランジスタ群１３０
が形成され、さらにその下方に隣接して、同様な構造
の、第７及び第８のゲート電極１４１，１４２、第４，
第５及び第６のＰチャンネルソースドレイン領域１４
３，１４４，１４５からなる第２のＰチャンネルトラン
ジスタ群１４０が形成されている。第５及び第７のゲー
ト電極１３１，１４１は互いに接続され、また第６及び
第８のゲート電極１３２，１４２も互いに接続されてい
る。このようにして、図の上下方向に並ぶ第１のＰチャ
ンネルトランジスタ群１１０，第１のＮチャンネルトラ
ンジスタ群１２０，第２のＮチャンネルトランジスタ群
１３０，第２のＰチャンネルトランジスタ群１４０によ
り各基本セルが構成されている。
【００１７】このような基本セルが図の上下方向，左右
方向に多数配列されているが、互いに上下に隣接する基
本セルの間には左右に延びる電源線ＶDDが形成され、ま
た、この例では左右に並ぶ第１のＮチャンネルトランジ
スタ群１２０に重なって左右に延びるグラウンド線Ｖss
が形成されている。これら電源線ＶDD，グラウンド線Ｖ
ssはメタル配線の際に形成される。
方向に多数配列されているが、互いに上下に隣接する基
本セルの間には左右に延びる電源線ＶDDが形成され、ま
た、この例では左右に並ぶ第１のＮチャンネルトランジ
スタ群１２０に重なって左右に延びるグラウンド線Ｖss
が形成されている。これら電源線ＶDD，グラウンド線Ｖ
ssはメタル配線の際に形成される。
【００１８】次に、図１に示す基本セルを用いた場合
の、いくつかの回路を構成するための配線例について紹
介する。図２は、アンドゲートを示した図であり、
（Ａ）は論理シンボルを用いて表わした図、（Ｂ）はト
ランジスタの記号を用いて表わした図である。図３は本
発明の基本セルを採用してこのアンドゲートを構成した
場合の配線例を示した図である。
の、いくつかの回路を構成するための配線例について紹
介する。図２は、アンドゲートを示した図であり、
（Ａ）は論理シンボルを用いて表わした図、（Ｂ）はト
ランジスタの記号を用いて表わした図である。図３は本
発明の基本セルを採用してこのアンドゲートを構成した
場合の配線例を示した図である。
【００１９】また、図４はパワーインバータを示した
図、図５はその配線例、図６は１ポートメモリを示した
図、図７はその配線例である。図２と図３、図４と図
５、図６と図７の各ペアにおいて互いに対応する入出力
端子、トランジスタ等には互いに対応する符号が付され
ている。但し、図６に示すトランジスタｎ3 は、図７で
は、この図７に示す基本セルの図の上方に隣接する基本
セルの、この図７に示すトランジスタｎ3 ’に対応する
トランジスタが対応している。
図、図５はその配線例、図６は１ポートメモリを示した
図、図７はその配線例である。図２と図３、図４と図
５、図６と図７の各ペアにおいて互いに対応する入出力
端子、トランジスタ等には互いに対応する符号が付され
ている。但し、図６に示すトランジスタｎ3 は、図７で
は、この図７に示す基本セルの図の上方に隣接する基本
セルの、この図７に示すトランジスタｎ3 ’に対応する
トランジスタが対応している。
【００２０】基本セルを構成するトランジスタ群が図の
上下方向にＰ−Ｎ−Ｎ−Ｐの順に並び、かつグラウンド
ラインＶssが、第１のＮチャンネルトランジスタ群１２
０と第２のＮチャンネルトランジスタ群１３０との中間
を通るのではなく、第１のＮチャンネルトランジスタ群
１２０もしくは第２のＮチャンネルトランジスタ群１３
０に重ねて（この実施例では第１のＮチャンネルトラン
ジスタ群１２０に重ねて）配線したため、第１のＮチャ
ンネルトランジスタ群１２０と第２のＮチャンネルトラ
ンジスタ群１３０との間の配線を容易に行うことができ
る。
上下方向にＰ−Ｎ−Ｎ−Ｐの順に並び、かつグラウンド
ラインＶssが、第１のＮチャンネルトランジスタ群１２
０と第２のＮチャンネルトランジスタ群１３０との中間
を通るのではなく、第１のＮチャンネルトランジスタ群
１２０もしくは第２のＮチャンネルトランジスタ群１３
０に重ねて（この実施例では第１のＮチャンネルトラン
ジスタ群１２０に重ねて）配線したため、第１のＮチャ
ンネルトランジスタ群１２０と第２のＮチャンネルトラ
ンジスタ群１３０との間の配線を容易に行うことができ
る。
【００２１】表１は、各回路構成における占有面積を図
８に示す従来の基本セルを用いて構成した場合と比較し
たものである。
８に示す従来の基本セルを用いて構成した場合と比較し
たものである。
【００２２】
【表１】
【００２３】このように、本発明の基本セル構造によれ
ば、図８に示す従来型の基本セルを採用した場合と比
べ、メモリや多段論理がコンパクトとなり、しかも均一
なレイアウト構造を有しているため配置に制約を生じる
こともなく、全体としてサイズの小さい半導体集積回路
が実現する。
ば、図８に示す従来型の基本セルを採用した場合と比
べ、メモリや多段論理がコンパクトとなり、しかも均一
なレイアウト構造を有しているため配置に制約を生じる
こともなく、全体としてサイズの小さい半導体集積回路
が実現する。
【００２４】
【発明の効果】以上説明したように、本発明のマスター
スライス型半導体集積回路は、トランジスタ群をＰ−Ｎ
−Ｎ−Ｐの順に配列するとともに、グラウンド線を第１
もしくは第２のＮチャンネルトランジスタ群に重ねて配
線する構成としたため、回路構造の均一性が確保される
とともに小さなサイズのトランジスタで済む要素には小
さなトランジスタを割り当てることができ、全体として
チップ面積の低減化が図られる。
スライス型半導体集積回路は、トランジスタ群をＰ−Ｎ
−Ｎ−Ｐの順に配列するとともに、グラウンド線を第１
もしくは第２のＮチャンネルトランジスタ群に重ねて配
線する構成としたため、回路構造の均一性が確保される
とともに小さなサイズのトランジスタで済む要素には小
さなトランジスタを割り当てることができ、全体として
チップ面積の低減化が図られる。
【図１】本発明の一実施例に係る基本セルを示した図で
ある。
ある。
【図２】アンドゲートを示した図である。
【図３】本発明の基本セルを採用して図２に示すアンド
ゲートを構成した配線例を示した図である。
ゲートを構成した配線例を示した図である。
【図４】パワーインバータを示した図である。
【図５】パワーインバータの配線例である。
【図６】１ポートメモリを示した図である。
【図７】１ポートメモリの配線例である。
【図８】マスタースライス方式の一般的な基本セルの構
造を示した図である。
造を示した図である。
【符号の説明】 １１０ 第１のＰチャンネルトランジスタ群 １２０ 第１のＮチャンネルトランジスタ群 １３０ 第２のＮチャンネルトランジスタ群 １４０ 第２のＰチャンネルトランジスタ群 １１１，１１２；１２１，１２２；１３１，１３２；１
４１，１４２ ゲート電極 １１３，１１４，１１５；１４３，１４４，１４５
Ｐチャンネルソースドレイン領域 １２３，１２４，１２５；１３３，１３４，１３５
Ｎチャンネルソースドレイン領域 ＶDD 電源線 Ｖss グラウンド線
４１，１４２ ゲート電極 １１３，１１４，１１５；１４３，１４４，１４５
Ｐチャンネルソースドレイン領域 １２３，１２４，１２５；１３３，１３４，１３５
Ｎチャンネルソースドレイン領域 ＶDD 電源線 Ｖss グラウンド線
Claims (1)
- 【請求項１】 互いに並行に上下方向に延びる第１及び
第２のゲート電極とこれら第１及び第２のゲート電極に
より互いに左右に隔てられた第１、第２及び第３のＰチ
ャンネルソースドレイン領域とからなる第１のＰチャン
ネルトランジスタ群、 該第１のＰチャンネルトランジスタ群に上下方向に隣接
して配置された、互いに並行に上下方向に延びそれぞれ
前記第１及び第２のゲート電極に接続された第３及び第
４のゲート電極とこれら第３及び第４のゲート電極によ
り互いに左右に隔てられた第１、第２及び第３のＮチャ
ンネルソースドレイン領域とからなる第１のＮチャンネ
ルトランジスタ群、 該第１のＮチャンネルトランジスタ群に上下方向に隣接
して配置された、互いに並行に上下方向に延びる第５及
び第６のゲート電極とこれら第５及び第６のゲート電極
により互いに左右に隔てられた第４、第５及び第６のＮ
チャンネルソースドレイン領域とからなる第２のＮチャ
ンネルトランジスタ群、および該第２のＮチャンネルト
ランジスタ群に上下方向に隣接して配置された、互いに
並行に上下方向に延びそれぞれ前記第５及び第６のゲー
ト電極に接続された第７及び第８のゲート電極とこれら
第７及び第８のゲート電極により互いに左右に隔てられ
た第４、第５及び第６のＰチャンネルソースドレイン領
域とからなる第２のＰチャンネルトランジスタ群からな
る基本セルが上下左右に多数配列されてなり、 電源線が、互いに上下に隣接する前記基本セルの間を左
右に延びるとともに、グラウンド線が、前記第１のＮチ
ャンネルトランジスタ群もしくは前記第２のＮチャンネ
ルトランジスタ群に重なって左右に延びてなることを特
徴とするマスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06169074A (ja) | 1992-11-30 | 1992-11-30 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06169074A (ja) | 1992-11-30 | 1992-11-30 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169074A true JPH06169074A (ja) | 1994-06-14 |
Family
ID=18120500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Withdrawn JPH06169074A (ja) | 1992-11-30 | 1992-11-30 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169074A (ja) |
-
1992
- 1992-11-30 JP JP43A patent/JPH06169074A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |