JPH06196668A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
- Publication number
- JPH06196668A JPH06196668A JP43A JP34472392A JPH06196668A JP H06196668 A JPH06196668 A JP H06196668A JP 43 A JP43 A JP 43A JP 34472392 A JP34472392 A JP 34472392A JP H06196668 A JPH06196668 A JP H06196668A
- Authority
- JP
- Japan
- Prior art keywords
- transistor group
- channel transistor
- channel
- gate electrode
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明はマスタースライス型半導体集積回路に
関し、従来と比べ配線の自由度を大きくした基本セル構
造とすることにより、集積度の向上を図る。 【構成】基本セル９０は、Ｐチャネルトランジスタ群７
０、及びＮチャネルトランジスタ群８０から構成されて
おり、Ｐチャネルトランジスタ群７０の第１及び第２の
ゲート電極７１，７２の上端部にはそれぞれ１つのコン
タクト、下端部にはそれぞれ２つのコンタクトを形成す
ることができ、Ｎチャネルトランジスタ群８０の第３及
び第４のゲート電極８１，８２の上端部にはそれぞれ２
つのコンタクト、下端部にはそれぞれ１つのコンタクト
を形成することができる構成とした。
関し、従来と比べ配線の自由度を大きくした基本セル構
造とすることにより、集積度の向上を図る。 【構成】基本セル９０は、Ｐチャネルトランジスタ群７
０、及びＮチャネルトランジスタ群８０から構成されて
おり、Ｐチャネルトランジスタ群７０の第１及び第２の
ゲート電極７１，７２の上端部にはそれぞれ１つのコン
タクト、下端部にはそれぞれ２つのコンタクトを形成す
ることができ、Ｎチャネルトランジスタ群８０の第３及
び第４のゲート電極８１，８２の上端部にはそれぞれ２
つのコンタクト、下端部にはそれぞれ１つのコンタクト
を形成することができる構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、集積度の向上を図った
マスタースライス型半導体集積回路に関する。
マスタースライス型半導体集積回路に関する。
【０００２】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
【０００３】図３は、マスタースライス方式の一般的な
基本セルの構造を示した図である。図の上下方向に第１
及び第２のゲート電極１１，１２が延び、これら第１及
び第２のゲート電極１１，１２により、第１、第２及び
第３のＰチャネルソースドレイン領域１３，１４，１５
が互いに左右に隔てられて形成されており、これによ
り、２個のＰチャネルトランジスタからなるＰチャネル
トランジスタ群１０が形成されている。
基本セルの構造を示した図である。図の上下方向に第１
及び第２のゲート電極１１，１２が延び、これら第１及
び第２のゲート電極１１，１２により、第１、第２及び
第３のＰチャネルソースドレイン領域１３，１４，１５
が互いに左右に隔てられて形成されており、これによ
り、２個のＰチャネルトランジスタからなるＰチャネル
トランジスタ群１０が形成されている。
【０００４】またこのＰチャネルトランジスタ群１０
の、図の下方に隣接して、２個のＮチャネルトランジス
タからなるＮチャネルトランジスタ群２０が形成されて
いる。このＮチャネルトランジスタ群２０もＰチャネル
トランジスタ群１０と同様の構造であり、図の上下方向
に第３及び第４のゲート電極２１，２２が延び、これら
第３及び第４のゲート電極２１，２２により、第１、第
２及び第３のＮチャネルソースドレイン領域２３，２
４，２５が互いに左右に隔てられて形成されている。
の、図の下方に隣接して、２個のＮチャネルトランジス
タからなるＮチャネルトランジスタ群２０が形成されて
いる。このＮチャネルトランジスタ群２０もＰチャネル
トランジスタ群１０と同様の構造であり、図の上下方向
に第３及び第４のゲート電極２１，２２が延び、これら
第３及び第４のゲート電極２１，２２により、第１、第
２及び第３のＮチャネルソースドレイン領域２３，２
４，２５が互いに左右に隔てられて形成されている。
【０００５】また第１、第２、第３及び第４のゲート電
極１１，１２，２１，２２の上端部及び下端部には、ゲ
ート電極のコンタクトが形成されるコンタクト形成領域
（このコンタクト形成領域の中心部を、黒丸印１１ａ，
１１ｂ，１２ａ，１２ｂ，２１ａ，２１ｂ，２２ａ，２
２ｂで示す。）が配置されている。尚、ここでは、ゲー
ト電極に限らず、１つのコンタクトを形成することので
きる領域それぞれをコンタクト形成領域と称することと
する。上記のＰチャネルトランジスタ群１０とＮチャネ
ルトランジスタ群２０により基本セルが構成され、この
基本セルがウェハ上に多数配列されている。
極１１，１２，２１，２２の上端部及び下端部には、ゲ
ート電極のコンタクトが形成されるコンタクト形成領域
（このコンタクト形成領域の中心部を、黒丸印１１ａ，
１１ｂ，１２ａ，１２ｂ，２１ａ，２１ｂ，２２ａ，２
２ｂで示す。）が配置されている。尚、ここでは、ゲー
ト電極に限らず、１つのコンタクトを形成することので
きる領域それぞれをコンタクト形成領域と称することと
する。上記のＰチャネルトランジスタ群１０とＮチャネ
ルトランジスタ群２０により基本セルが構成され、この
基本セルがウェハ上に多数配列されている。
【０００６】上記のように構成された基本セルを用いて
Ｄフリップフロップを構成する場合について説明する。
図４は、図３に示す基本セルを用いてＤフリップフロッ
プを構成する場合の実体配線図である。図中黒丸・印
は、コンタクト形成領域の中心部を表し、○印は基本セ
ルが形成された下地とこの下地に絶縁層を介して形成さ
れた第１の配線層をつなぐ、１層目に形成されたコンタ
クト、□印は上記第１の配線層とこの第１の配線層に絶
縁層を介して形成された第２の配線層をつなぐ、２層目
に形成されたコンタクトを表す。
Ｄフリップフロップを構成する場合について説明する。
図４は、図３に示す基本セルを用いてＤフリップフロッ
プを構成する場合の実体配線図である。図中黒丸・印
は、コンタクト形成領域の中心部を表し、○印は基本セ
ルが形成された下地とこの下地に絶縁層を介して形成さ
れた第１の配線層をつなぐ、１層目に形成されたコンタ
クト、□印は上記第１の配線層とこの第１の配線層に絶
縁層を介して形成された第２の配線層をつなぐ、２層目
に形成されたコンタクトを表す。
【０００７】図の横方向に７つの基本セル３１，３２，
３３，３４，３５，３６，３７が配列され、また図の上
下にそれぞれ電源線３８、接地線３９が形成されてい
る。例えば１層目に形成されたコンタクト４１，４２，
４３，４４は配線４５で接続され、２層目に形成された
コンタクト５１，５２は配線５３で接続されており、複
雑な配線構造となっている。
３３，３４，３５，３６，３７が配列され、また図の上
下にそれぞれ電源線３８、接地線３９が形成されてい
る。例えば１層目に形成されたコンタクト４１，４２，
４３，４４は配線４５で接続され、２層目に形成された
コンタクト５１，５２は配線５３で接続されており、複
雑な配線構造となっている。
【０００８】
【発明が解決しようとする課題】上記のように、基本セ
ルがフリップフロップなどの複雑なセルになると、コン
タクトや配線がこのセル内で込み入るため、基本セルが
形成された領域３０内でゲート電極のコンタクトを形成
することが困難となる。図４に示す従来例では、基本セ
ル３１，３２，３３，３４，３５，３６，３７が配列さ
れた領域３０を外れた領域にもコンタクト６１，６２，
６３，６４や配線６５，６６が形成されている。このよ
うに、従来の基本セルでは、基本セルが配列された領域
３０の外側も配線領域として使用されることがあるた
め、配線領域の面積の増大をもたらし、この基本セルで
形成された回路の集積度が低下することがあるという問
題がある。
ルがフリップフロップなどの複雑なセルになると、コン
タクトや配線がこのセル内で込み入るため、基本セルが
形成された領域３０内でゲート電極のコンタクトを形成
することが困難となる。図４に示す従来例では、基本セ
ル３１，３２，３３，３４，３５，３６，３７が配列さ
れた領域３０を外れた領域にもコンタクト６１，６２，
６３，６４や配線６５，６６が形成されている。このよ
うに、従来の基本セルでは、基本セルが配列された領域
３０の外側も配線領域として使用されることがあるた
め、配線領域の面積の増大をもたらし、この基本セルで
形成された回路の集積度が低下することがあるという問
題がある。
【０００９】本発明は、上記事情に鑑み、集積度の向上
を図ったマスタースライス型半導体集積回路を提供する
ことを目的とする。
を図ったマスタースライス型半導体集積回路を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明のマスタースライス型半導体集積回路は、
（１）互いに並行に上下方向に延びると共に上端部及び
下端部のうちの一方に少なくとも１つ他方に少なくとも
２つの、コンタクトが形成されるコンタクト形成領域を
有する第１及び第２のゲート電極と、これら第１及び第
２のゲート電極により互いに左右に隔てられた第１、第
２及び第３のＰチャネルソースドレイン領域とからなる
Ｐチャネルトランジスタ群、及び、（２）該Ｐチャネル
トランジスタ群に上下方向に隣接して配置された、互い
に並行に上下方向に延びると共に上端部及び下端部のう
ちの一方に少なくとも１つ他方に少なくとも２つのコン
タクト形成領域を有する第３及び第４のゲート電極と、
これら第３及び第４のゲート電極により互いに左右に隔
てられた第１、第２及び第３のＮチャネルソースドレイ
ン領域とからなるＮチャネルトランジスタ群を有し、
（３）上記第１のゲート電極、上記第１のＰチャネルソ
ースドレイン領域、上記第３のゲート電極、並びに上記
第１のＮチャネルソースドレイン領域の各コンタクト形
成領域が、上下方向に延びる第１の直線上に互いに隣接
して配置され、（４）上記第２のＰチャネルソースドレ
イン領域、及び上記第２のＮチャネルソースドレイン領
域の各コンタクト形成領域が上下方向に延びる第２の直
線上に互いに隣接して配置され、さらに、（５）上記第
２のゲート電極、上記第３のＰチャネルソースドレイン
領域、上記第４のゲート電極、並びに上記第３のＮチャ
ネルソースドレイン領域の各コンタクト形成領域が上下
方向に延びる第３の直線上に隣接して配置された基本セ
ルが多数配列されてなることを特徴とするものである。
の本発明のマスタースライス型半導体集積回路は、
（１）互いに並行に上下方向に延びると共に上端部及び
下端部のうちの一方に少なくとも１つ他方に少なくとも
２つの、コンタクトが形成されるコンタクト形成領域を
有する第１及び第２のゲート電極と、これら第１及び第
２のゲート電極により互いに左右に隔てられた第１、第
２及び第３のＰチャネルソースドレイン領域とからなる
Ｐチャネルトランジスタ群、及び、（２）該Ｐチャネル
トランジスタ群に上下方向に隣接して配置された、互い
に並行に上下方向に延びると共に上端部及び下端部のう
ちの一方に少なくとも１つ他方に少なくとも２つのコン
タクト形成領域を有する第３及び第４のゲート電極と、
これら第３及び第４のゲート電極により互いに左右に隔
てられた第１、第２及び第３のＮチャネルソースドレイ
ン領域とからなるＮチャネルトランジスタ群を有し、
（３）上記第１のゲート電極、上記第１のＰチャネルソ
ースドレイン領域、上記第３のゲート電極、並びに上記
第１のＮチャネルソースドレイン領域の各コンタクト形
成領域が、上下方向に延びる第１の直線上に互いに隣接
して配置され、（４）上記第２のＰチャネルソースドレ
イン領域、及び上記第２のＮチャネルソースドレイン領
域の各コンタクト形成領域が上下方向に延びる第２の直
線上に互いに隣接して配置され、さらに、（５）上記第
２のゲート電極、上記第３のＰチャネルソースドレイン
領域、上記第４のゲート電極、並びに上記第３のＮチャ
ネルソースドレイン領域の各コンタクト形成領域が上下
方向に延びる第３の直線上に隣接して配置された基本セ
ルが多数配列されてなることを特徴とするものである。
【００１１】
【作用】本発明のマスタースライス型半導体集積回路
は、図３に示すＰチャネルトランジスタ群１０及びＮチ
ャネルトランジスタ群２０と同様の、Ｐチャネルトラン
ジスタ群及びＮチャネルトランジスタ群を備えた基本セ
ルが多数配列されたものであるが、本発明のゲート電極
は上端部及び下端部のうちの一方に少なくとも１つ他方
に少なくとも２つの、コンタクトが形成されるコンタク
ト形成領域を有し、かつ上記（３），（４），（５）に
示す位置関係にあることから、配線の自由度が大きく無
駄の無い配線が行えるため、従来よりも一層集積度が向
上した回路を形成することができる。
は、図３に示すＰチャネルトランジスタ群１０及びＮチ
ャネルトランジスタ群２０と同様の、Ｐチャネルトラン
ジスタ群及びＮチャネルトランジスタ群を備えた基本セ
ルが多数配列されたものであるが、本発明のゲート電極
は上端部及び下端部のうちの一方に少なくとも１つ他方
に少なくとも２つの、コンタクトが形成されるコンタク
ト形成領域を有し、かつ上記（３），（４），（５）に
示す位置関係にあることから、配線の自由度が大きく無
駄の無い配線が行えるため、従来よりも一層集積度が向
上した回路を形成することができる。
【００１２】ここで、本発明において、Ｄフリップフロ
ップを構成する場合は、ゲート電極の上端部及び下端部
のうちの一方に少なくとも１つ他方に少なくとも２つの
コンタクト形成領域を有するため、基本セルの面積が増
大しこの基本セルを配列して形成した回路の集積度は低
下するように思われるが、この部分は配線領域としても
使用することができ配線の自由度が大きくなり、したが
って無駄な領域とはならない。このため、全体として、
この基本セルが配列されて構成された回路の集積度を図
ることができる。
ップを構成する場合は、ゲート電極の上端部及び下端部
のうちの一方に少なくとも１つ他方に少なくとも２つの
コンタクト形成領域を有するため、基本セルの面積が増
大しこの基本セルを配列して形成した回路の集積度は低
下するように思われるが、この部分は配線領域としても
使用することができ配線の自由度が大きくなり、したが
って無駄な領域とはならない。このため、全体として、
この基本セルが配列されて構成された回路の集積度を図
ることができる。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る基本セルの構造を示した
図である。図中の黒丸印は、コンタクトを形成すること
のできるコンタクト形成領域の中心部を示している。
１は、本発明の一実施例に係る基本セルの構造を示した
図である。図中の黒丸印は、コンタクトを形成すること
のできるコンタクト形成領域の中心部を示している。
【００１４】この基本セル９０は、Ｐチャネルトランジ
スタ群７０、及びこのＰチャネルトランジスタ群７０
の、図の下方に隣接したＮチャネルトランジスタ群８０
から構成されている。Ｐチャネルトランジスタ群７０で
は、図の上下方向に第１及び第２のゲート電極７１，７
２が延び、これら第１及び第２のゲート電極７１，７２
により、第１、第２及び第３のＰチャネルソースドレイ
ン領域７３，７４，７５が互いに左右に隔てられて形成
されており、これにより、２個のＰチャネルトランジス
タが形成されている。第１及び第２のゲート電極７１，
７２の上端部にはそれぞれ１つのコンタクトを形成する
ことができる一方、下端部にはそれぞれ２つのコンタク
トを形成することができる。
スタ群７０、及びこのＰチャネルトランジスタ群７０
の、図の下方に隣接したＮチャネルトランジスタ群８０
から構成されている。Ｐチャネルトランジスタ群７０で
は、図の上下方向に第１及び第２のゲート電極７１，７
２が延び、これら第１及び第２のゲート電極７１，７２
により、第１、第２及び第３のＰチャネルソースドレイ
ン領域７３，７４，７５が互いに左右に隔てられて形成
されており、これにより、２個のＰチャネルトランジス
タが形成されている。第１及び第２のゲート電極７１，
７２の上端部にはそれぞれ１つのコンタクトを形成する
ことができる一方、下端部にはそれぞれ２つのコンタク
トを形成することができる。
【００１５】またＮチャネルトランジスタ群８０では、
図の上下方向に第３及び第４のゲート電極８１，８２が
延び、これら第３及び第４のゲート電極８１，８２によ
り、第１、第２及び第３のＮチャネルソースドレイン領
域８３，８４，８５が互いに左右に隔てられて形成され
ており、これにより、２個のＮチャネルトランジスタが
形成されている。第３及び第４のゲート電極８１，８２
の上端部にはそれぞれ２つのコンタクトを形成すること
ができる一方、下端部にはそれぞれ１つのコンタクトを
形成することができる。
図の上下方向に第３及び第４のゲート電極８１，８２が
延び、これら第３及び第４のゲート電極８１，８２によ
り、第１、第２及び第３のＮチャネルソースドレイン領
域８３，８４，８５が互いに左右に隔てられて形成され
ており、これにより、２個のＮチャネルトランジスタが
形成されている。第３及び第４のゲート電極８１，８２
の上端部にはそれぞれ２つのコンタクトを形成すること
ができる一方、下端部にはそれぞれ１つのコンタクトを
形成することができる。
【００１６】ここで、図１に示すように、第１のゲート
電極７１、第１のＰチャネルソースドレイン領域７３、
第３のゲート電極８１、並びに第１のＮチャネルソース
ドレイン領域８３の各コンタクト形成領域が、図に一点
鎖線で示した上下方向に延びる第１の直線９１上に互い
に隣接して配置されている。また、第２のＰチャネルソ
ースドレイン領域７４、及び第２のＮチャネルソースド
レイン領域８４の各コンタクト形成領域が、図に一点鎖
線で示した上下方向に延びる第２の直線９２上に互いに
隣接して配置されている。さらに、第２のゲート電極７
２、第３のＰチャネルソースドレイン領域７５、４のゲ
ート電極８２、並びに第３のＮチャネルソースドレイン
領域８５の各コンタクト形成領域が、図に一点鎖線で示
した上下方向に延びる第３の直線９３上に互いに隣接し
て配置されている。
電極７１、第１のＰチャネルソースドレイン領域７３、
第３のゲート電極８１、並びに第１のＮチャネルソース
ドレイン領域８３の各コンタクト形成領域が、図に一点
鎖線で示した上下方向に延びる第１の直線９１上に互い
に隣接して配置されている。また、第２のＰチャネルソ
ースドレイン領域７４、及び第２のＮチャネルソースド
レイン領域８４の各コンタクト形成領域が、図に一点鎖
線で示した上下方向に延びる第２の直線９２上に互いに
隣接して配置されている。さらに、第２のゲート電極７
２、第３のＰチャネルソースドレイン領域７５、４のゲ
ート電極８２、並びに第３のＮチャネルソースドレイン
領域８５の各コンタクト形成領域が、図に一点鎖線で示
した上下方向に延びる第３の直線９３上に互いに隣接し
て配置されている。
【００１７】図２は、図１に示す基本セルを用いてＤフ
リップフロップを構成する場合の実体配線図であり、こ
のＤフリップフロップは図４に示すフリップフロップと
同じ機能を有する。図中黒丸・印は、コンタクト形成領
域の中心部を表し、○印は基本セルが形成された下地と
この下地に絶縁層を介して形成された第１の配線層をつ
なぐ、１層目に形成されたコンタクト、□印は上記第１
の配線層とこの第１の配線層に絶縁層を介して形成され
た第２の配線層をつなぐ、２層目に形成されたコンタク
トを表す。
リップフロップを構成する場合の実体配線図であり、こ
のＤフリップフロップは図４に示すフリップフロップと
同じ機能を有する。図中黒丸・印は、コンタクト形成領
域の中心部を表し、○印は基本セルが形成された下地と
この下地に絶縁層を介して形成された第１の配線層をつ
なぐ、１層目に形成されたコンタクト、□印は上記第１
の配線層とこの第１の配線層に絶縁層を介して形成され
た第２の配線層をつなぐ、２層目に形成されたコンタク
トを表す。
【００１８】図の横方向に７つの基本セル１０１，１０
２，１０３，１０４，１０５，１０６，１０７が配列さ
れ、また図の上下にそれぞれ電源線１０８、接地線１０
９が形成されている。例えば１層目に形成されたコンタ
クト１１１，１１２，１１３，１１４は配線１１５で接
続され、２層目に形成されたコンタクト１２１，１２２
は配線１２３で接続されており、複雑な配線構造となっ
ている。しかし、第１及び第２の電極７１，７２の下端
部にコンタクト形成領域を２か所、第３及び第４の電極
８１，８２の上端部にコンタクト形成領域を２か所設け
たため、Ｄフリップフロップの回路内の配線の自由度が
大きくなっており、図４に示した場合のように、基本セ
ルが配列された領域１００の外側が配線領域として使用
されていない。
２，１０３，１０４，１０５，１０６，１０７が配列さ
れ、また図の上下にそれぞれ電源線１０８、接地線１０
９が形成されている。例えば１層目に形成されたコンタ
クト１１１，１１２，１１３，１１４は配線１１５で接
続され、２層目に形成されたコンタクト１２１，１２２
は配線１２３で接続されており、複雑な配線構造となっ
ている。しかし、第１及び第２の電極７１，７２の下端
部にコンタクト形成領域を２か所、第３及び第４の電極
８１，８２の上端部にコンタクト形成領域を２か所設け
たため、Ｄフリップフロップの回路内の配線の自由度が
大きくなっており、図４に示した場合のように、基本セ
ルが配列された領域１００の外側が配線領域として使用
されていない。
【００１９】ここで、本発明の一実施例に係る基本セル
と、従来例である図３に示す基本セルの寸法を比較する
と、いずれも縦方向１２グリッド、横方向３グリッドで
あり同じ寸法となっている。しかし、本発明の一実施例
に係る基本セルには、前述のように、第１及び第２の電
極７１，７２の下端部にコンタクト形成領域が２か所、
第３及び第４の電極８１，８２の上端部にコンタクト形
成領域が２か所設けられているため、配線の自由度が大
きくなっており、このため本発明の一実施例に係る基本
セルを用いて構成した、図２に示したＤフリップフロッ
プの寸法と、従来例である図３に示す基本セルを用いて
構成した、図４に示したＤフリップフロップの寸法を比
較すると、本発明の一実施例に係る基本セルを用いて構
成したＤフリップフロップの寸法の方が小さくなってい
る。この点について説明する。
と、従来例である図３に示す基本セルの寸法を比較する
と、いずれも縦方向１２グリッド、横方向３グリッドで
あり同じ寸法となっている。しかし、本発明の一実施例
に係る基本セルには、前述のように、第１及び第２の電
極７１，７２の下端部にコンタクト形成領域が２か所、
第３及び第４の電極８１，８２の上端部にコンタクト形
成領域が２か所設けられているため、配線の自由度が大
きくなっており、このため本発明の一実施例に係る基本
セルを用いて構成した、図２に示したＤフリップフロッ
プの寸法と、従来例である図３に示す基本セルを用いて
構成した、図４に示したＤフリップフロップの寸法を比
較すると、本発明の一実施例に係る基本セルを用いて構
成したＤフリップフロップの寸法の方が小さくなってい
る。この点について説明する。
【００２０】図２に示すＤフリップフロップは、縦方向
１３グリッド、横方向２１グリッドで構成することがで
きる。一方、図４に示すＤフリップフロップは、縦方向
１４グリッド、横方向２１グリッドで構成される。した
がって、 （従来型（図４）における面積）／（本発明（図２）に
おける面積）＝（１４×２１）／（１３×２１）≒１．
０７７ ・・・・（ａ） となり、図３に示す基本セルとの比較では（ａ）式に示
す分だけ集積度が向上したＤフリップフロップが構成さ
れる。
１３グリッド、横方向２１グリッドで構成することがで
きる。一方、図４に示すＤフリップフロップは、縦方向
１４グリッド、横方向２１グリッドで構成される。した
がって、 （従来型（図４）における面積）／（本発明（図２）に
おける面積）＝（１４×２１）／（１３×２１）≒１．
０７７ ・・・・（ａ） となり、図３に示す基本セルとの比較では（ａ）式に示
す分だけ集積度が向上したＤフリップフロップが構成さ
れる。
【００２１】
【発明の効果】以上説明したように本発明のマスタース
ライス型半導体集積回路は、配線の自由度を大きくする
ために、上端部及び下端部のうちの一方に少なくとも１
つ他方に少なくとも２つのコンタクト形成領域を有する
ゲート電極を備えた基本セルが多数配列されて構成され
ており配線の自由度が大きいため、従来のマスタースラ
イス型半導体集積回路と比べ集積度の向上を図ることが
できる。
ライス型半導体集積回路は、配線の自由度を大きくする
ために、上端部及び下端部のうちの一方に少なくとも１
つ他方に少なくとも２つのコンタクト形成領域を有する
ゲート電極を備えた基本セルが多数配列されて構成され
ており配線の自由度が大きいため、従来のマスタースラ
イス型半導体集積回路と比べ集積度の向上を図ることが
できる。
【図１】本発明の一実施例に係る基本セルの構造を示し
た図である。
た図である。
【図２】図１に示す基本セルを用いてＤフリップフロッ
プを構成する場合の実体配線図である。
プを構成する場合の実体配線図である。
【図３】マスタースライス方式の一般的な基本セルの構
造を示した図である。
造を示した図である。
【図４】図３に示す基本セルを用いてＤフリップフロッ
プを構成する場合の実体配線図である。
プを構成する場合の実体配線図である。
７０ Ｐチャネルトランジスタ群 ７１ 第１のゲート電極 ７２ 第２のゲート電極 ７３，７４，７５ Ｐチャネルソースドレイン領域 ８０ Ｎチャネルトランジスタ群 ８１ 第３のゲート電極 ８２ 第４のゲート電極 ８３，８４，８５ Ｎチャネルソースドレイン領域 １０１，１０２，１０３，１０４，１０５，１０６，１
０７ 基本セル
０７ 基本セル
Claims (1)
- 【請求項１】 互いに並行に上下方向に延びると共に上
端部及び下端部のうちの一方に少なくとも１つ他方に少
なくとも２つの、コンタクトが形成されるコンタクト形
成領域を有する第１及び第２のゲート電極と、これら第
１及び第２のゲート電極により互いに左右に隔てられた
第１、第２及び第３のＰチャネルソースドレイン領域と
からなるＰチャネルトランジスタ群、及び該Ｐチャネル
トランジスタ群に上下方向に隣接して配置された、互い
に並行に上下方向に延びると共に上端部及び下端部のう
ちの一方に少なくとも１つ他方に少なくとも２つのコン
タクト形成領域を有する第３及び第４のゲート電極と、
これら第３及び第４のゲート電極により互いに左右に隔
てられた第１、第２及び第３のＮチャネルソースドレイ
ン領域とからなるＮチャネルトランジスタ群を有し、 前記第１のゲート電極、前記第１のＰチャネルソースド
レイン領域、前記第３のゲート電極、並びに前記第１の
Ｎチャネルソースドレイン領域の各コンタクト形成領域
が、上下方向に延びる第１の直線上に互いに隣接して配
置され、 前記第２のＰチャネルソースドレイン領域、及び前記第
２のＮチャネルソースドレイン領域の各コンタクト形成
領域が上下方向に延びる第２の直線上に互いに隣接して
配置され、さらに、 前記第２のゲート電極、前記第３のＰチャネルソースド
レイン領域、前記第４のゲート電極、並びに前記第３の
Ｎチャネルソースドレイン領域の各コンタクト形成領域
が上下方向に延びる第３の直線上に隣接して配置された
基本セルが多数配列されてなることを特徴とするマスタ
ースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196668A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196668A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196668A true JPH06196668A (ja) | 1994-07-15 |
Family
ID=18371484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Withdrawn JPH06196668A (ja) | 1992-12-24 | 1992-12-24 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
-
1992
- 1992-12-24 JP JP43A patent/JPH06196668A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603158B1 (en) * | 1999-07-30 | 2003-08-05 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
| US6881989B2 (en) | 1999-07-30 | 2005-04-19 | Fujitsu Limited | Semiconductor integrated circuit having high-density base cell array |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204542B1 (en) | Field effect transistor with improved driving capability | |
| US4663644A (en) | Semiconductor device and method of manufacturing the same | |
| JP2003133416A (ja) | 半導体集積回路およびスタンダードセル配置設計方法 | |
| US7893518B2 (en) | Method for generating a layout, use of a transistor layout, and semiconductor circuit | |
| EP0593247A2 (en) | Semiconductor memory device and manufacturing method therefor | |
| US4639757A (en) | Power transistor structure having an emitter ballast resistance | |
| US4791474A (en) | Semiconductor integrated circuit device | |
| JPH0113222B2 (ja) | ||
| JPS63278248A (ja) | ゲ−トアレイの基本セル | |
| JP2001274336A (ja) | 半導体装置 | |
| US4570175A (en) | Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations | |
| JPH06196668A (ja) | マスタースライス型半導体集積回路 | |
| JPH02862B2 (ja) | ||
| JP2839722B2 (ja) | 集積回路装置 | |
| KR960008732B1 (ko) | 게이트 어레이(Gate array) 및 그것을 사용한 반도체 집적회로장치의 제조방법 | |
| JP2001035922A5 (ja) | ||
| EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPH0122734B2 (ja) | ||
| JP2911345B2 (ja) | 半導体集積回路装置 | |
| JP2800244B2 (ja) | ゲートアレイの基本セル | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JPH0669472A (ja) | マスタースライス型半導体集積回路 | |
| JPS5885558A (ja) | セミカスタム半導体装置 | |
| JPH06196666A (ja) | マスタースライス型半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |