JPH06196670A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 基本セルを一列に配列した複数の基本セル列
を並列に並べたアレイ領域の周辺部に配置したＲＡＭ、
ＲＯＭ等の大規模ハードマクロセルと中央部に配置した
ロジック領域とを容易に接続できるようにする。 【構成】 基本セル列の上側の一列に、基本セル列の配
列方向と垂直な直線Ｙ１−Ｙ２を境にして、右側にコの
字型のＰ型ＭＯＳトランジスタ６ａを一列に並べて配列
する。左側に逆コの字型のＰ型ＭＯＳトランジスタ６ｃ
を一列に並べて配列する。基本セル列の下側の一列に、
基本セル列の配列方向と垂直な直線Ｙ１−Ｙ２を境にし
て、右側にコの字型のＮ型ＭＯＳトランジスタ６ｂ一列
に並べて配列する。左側に逆コの字型のＮ型ＭＯＳトラ
ンジスタ６ｄを一列に並べて配列する。 【効果】 直線Ｙ１−Ｙ２の左右に配置される同一構成
のハードマクロセルの端子を中央に向けて配置できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ゲートアレイ方式の
半導体集積回路装置に関するものであり、特にアレイ領
域に敷きつめた基本セルの配列に関する。

【０００２】

【従来の技術】図６は、ゲートアレイ方式の半導体集積
回路装置の平面図を示す。図６において、１はその表面
に半導体集積回路を形成した半導体チップ、２は外部と
の信号及び電源等の入出力のための入出力パッド、３は
基本セルを敷きつめたアレイ領域、４は基本セルを一列
に並べた基本セル列を表す。半導体チップ１内の周縁部
には多数の入出力パッド２が配置されており、半導体チ
ップ１上の入出力パッド２に囲まれた領域に基本セルを
敷き詰めたアレイ領域３が設けられている。また、基本
セルを１列に並べて構成した複数の基本セル列４を並列
に並べることによってアレイ領域３が構成される。

【０００３】図７は、図６に示す基本セル列４を拡大し
た平面図である。ここでは、基本セル列の一列としてゲ
ート分離方式のものを示している。図７において、５は
基本セル、６ａはＰ型ＭＯＳトランジスタのゲート電
極、６ｂはＮ型ＭＯＳトランジスタのゲート電極、７は
Ｐ型拡散領域でありＰ型ＭＯＳトランジスタのソース電
極またはドレイン電極、８はＮ型拡散領域であり、Ｎ型
ＭＯＳトランジスタのソース電極またはドレイン電極に
相当する。基本セル５は、１組のＰ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタで構成される。このよう
に、基本セル５を構成するゲート電極６ａ、６ｂの形状
が矩形でないために、基本セル列４に垂直なＸ１−Ｘ２
軸に対して基本セルの形状が対称とならない特徴を持っ
ている。

【０００４】また、図８は、図７に示す基本セル列４の
等価回路図である。図８において、図７と同一符号は図
７に対応した部分を示している。Ｐ型ＭＯＳトランジス
タのソースあるいはドレイン電極を構成するＰ型拡散領
域７、及びＮ型ＭＯＳトランジスタのソースあるいはド
レイン電極を構成するＮ型拡散領域８はそれぞれ直列接
続されている。ゲート分離方式の基本セル列４では、分
離したい位置のトランジスタをオフ状態にすることによ
って直列接続されたトランジスタ列を分断し、所望の回
路を構成する。

【０００５】図９は、従来のアレイ領域３の構成を示し
た平面図である。図９において、４ａ〜４ｄはそれぞれ
第１段目から第４段目の基本セル列であり、ゲート電極
６ａ，６ｂのみを示すことで図８の基本セル列４を複数
列設けてアレイ領域３を構成した状況を表している。各
基本セル列４ａ〜４ｄは、複数個の基本セル５を同一方
向に１列に配列して構成されている。そして、基本セル
列４ａ〜４ｄ全ての配列方向が同一方向となるように構
成していた。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、以下の問題点
が存在する。この問題点を図１０を用いて説明する。図
１０は、図６に示したアレイ領域を構成した半導体チッ
プ上にハードマクロセルを配置した状態を示す平面図で
ある。図１０において、９ａ〜９ｄはハードマクロセ
ル、１０はロジック領域、１１はハードマクロセルの端
子であり、その他図６と同一符号は図６の相当部分を示
す。

【０００７】通常、半導体集積回路装置に配置されるＲ
ＡＭ、ＲＯＭ等の大規模ハードマクロセル９ａ〜９ｄ
は、半導体チップ１のアレイ領域３内の周辺部分に配置
され、ＮＡＮＤ回路、ＮＯＲ回路等のマクロセルで構成
したロジック領域１０はアレイ領域３内の中央部に配置
したほうが、チップ面積の使用効率が良くなる。そし
て、ハードマクロセル９ａ〜９ｄとロジック領域１０を
アクセスしやすくするために、ハードマクロセル９ａ〜
９ｄの端子はアレイ領域３の中央部側にくるようにハー
ドマクロセル９ａ〜９ｄを配置することが望ましい。

【０００８】しかし、従来のようにアレイ領域３を構成
した半導体チップ１では、アレイ領域３の基本セル列４
における基本セルの配列方向が全て同一であるため、そ
の基本セルを用いたハードマクロセル９ａ〜９ｄは、そ
の端子１１の位置が同じ方向に位置することになるた
め、同一方向に向けてしか配置することができない。仮
に、図１０に示すようにハードマクロセル９ａ〜９ｄを
アレイ領域３内の周辺部分、例えば中央に配設されたロ
ジック領域１０の左右に配置すると、右側または左側に
配置した一方のハードマクロセル９ａ，９ｂの端子１１
の位置がアレイ領域３の中央部と反対側に向けて配置さ
れてしまう。そのため、アレイ領域３の中央部に配置し
たロジック領域１０とハードマクロセル９ａ，９ｂの端
子１１を接続するためには、配線領域を余分に確保しな
ければならずチップ面積の使用効率が低下してしまうと
いう問題点があった。また、配線長も長くなり、遅延時
間の増大にもつながるという問題点があった。

【０００９】一方、アレイ領域３内の左右端に配置した
ハードマクロセル９ａ，９ｂの端子１１を共に中央側に
配置しようとすると、ハードマクロセル９ａ〜９ｄをア
レイ領域３内の右側と左側で反転して配置することがで
きないため、ハードマクロセル９ｃ，９ｄとハードマク
ロセル９ａ，９ｂとがそれぞれ同一回路構成のハードマ
クロセルであっても右側と左側に配置するためにはハー
ドマクロセル９ｃ，９ｄとハードマクロセル９ａ，９ｂ
とを別々に設計する必要があった。

【００１０】この発明は上記の問題点を解決するために
なされたもので、半導体チップのアレイ領域内の周辺部
分に配置されたハードマクロセルの端子とアレイ領域内
の中央部に配置したロジック領域とを容易に接続できる
ことを可能としたゲートアレイ方式の半導体集積回路装
置を提供することを目的としている。

【００１１】

【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、複数の基本セルを一列に配列した複数
の基本セル列を並列に並べたアレイ領域を有するゲート
アレイ方式の半導体集積回路装置であって、前記アレイ
領域は、少なくともその一部に、前記基本セルを配列方
向に垂直な軸に対して逆方向に向けて配列した複数の基
本セル列を含むことを特徴とする。

【００１２】第２の発明に係る半導体集積回路装置は、
複数の基本セルを一列に配列した複数の基本セル列を並
列に並べたアレイ領域を有するゲートアレイ方式の半導
体集積回路装置であって、前記アレイ領域は、基本セル
列相互の関係における前記基本セルの配列方向が、所定
数の基本セル列ごとに逆方向になる部分を含むことを特
徴とする。

【００１３】

【作用】第１の発明におけるアレイ領域は、基本セルを
配列方向に垂直な軸に対して逆方向に向けて配列した複
数の基本セル列を含む一部の領域を用いて、例えばハー
ドマクロセルをアレイ領域の周辺部に配置する際、配列
方向に垂直な軸に対して線対称となるように一方側に配
置したハードマクロセルを反転しても一方に配置するこ
とによってハードマクロセルの端子位置を例えばロジッ
ク領域が形成されるアレイ領域の中央部側に向けて容易
に配置することができる。

【００１４】第２の発明におけるアレイ領域は、基本セ
ル列相互の関係における基本セルの配列方向が、所定数
の基本セル列ごとに逆方向になる部分を含む一部の領域
を用いて、例えばハードマクロセルをアレイ領域の周辺
部に配置する際、一方側に配置されたハードマクロセル
と点対称となるように他方側ハードマクロセルを１８０
度回転して配置することによってハードマクロセルの端
子位置を例えばロジック領域が形成されるアレイ領域の
中央部側に向けて容易に配置することができる。

【００１５】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体集積回
路装置における半導体チップのアレイ領域の構成を示し
た図である。図１において、６ａはコの字形をしたＰ型
ＭＯＳトランジスタのゲート電極、６ｂはコの字形をし
たＮ型ＭＯＳトランジスタのゲート電極、６ｃは逆コの
字形をしたＰ型ＭＯＳトランジスタのゲート電極、６ｄ
は逆コの字形をしたＮ形ＭＯＳトランジスタのゲート電
極、１３は半導体チップのアレイ領域、１４ａ〜１４ｄ
はアレイ領域１３を構成する基本セル列を示す。

【００１６】一つの基本セル列１４ａ〜１４ｄにおい
て、基本セル列の上側の一列に、基本セル列の配列方向
と垂直な直線Ｙ１−Ｙ２を境にして、右側にコの字型の
Ｐ型ＭＯＳトランジスタ６ａを一列に並べて配列し、左
側に逆コの字型のＰ型ＭＯＳトランジスタ６ｃを一列に
並べて配列している。基本セル列の下側の一列に、基本
セル列の配列方向と垂直な直線Ｙ１−Ｙ２を境にして、
右側にコの字型のＮ型ＭＯＳトランジスタ６ｂ一列に並
べて配列し、左側に逆コの字型のＮ型ＭＯＳトランジス
タ６ｄを一列に並べて配列している。アレイ領域１３
は、上記の基本セル列１４ａ〜１４ｄを４段並列に配列
して構成したものである。

【００１７】また、図２に示すアレイ領域を構成してい
る基本セル列は、図１に示したアレイ領域を構成してい
る基本セル列とは逆に、基本セル列の上側の一列に、基
本セル列の配列方向と垂直なＺ１−Ｚ２を境にして、左
側にコの字型のＰ型ＭＯＳトランジスタ６ａ一列に並べ
て配列し、右側に逆コの字型のＰ型ＭＯＳトランジスタ
６ｃを一列に並べて配列している。また、基本セル列の
下側の一列に、基本セル列の配列方向と垂直なＺ１−Ｚ
２を境にして、右側にコの字型のＮ型ＭＯＳトランジス
タ６ｂ一列に並べて配列し、左側に逆コの字型のＮ型Ｍ
ＯＳトランジスタ６ｄを一列に並べて配列している。ア
レイ領域２３は、上記の基本セル列２４ａ〜２４ｄを４
段並列に配列して構成したものである。

【００１８】図３は、図１、図２に示したアレイ領域を
構成した半導体チップ上にハードマクロセルを配置した
半導体集積回路装置の構成を示す平面図を示している。
図３において、３１はその表面に半導体集積回路を形成
した半導体チップ、３２は外部との信号及び電源等の入
出力のための入出力パッド、３３は基本セルを敷きつめ
たアレイ領域、３４は基本セルを一列に並べた基本セル
列を表す。半導体チップ３１内の周縁部には多数の入出
力パッド３２が配置されており、半導体チップ３１上の
入出力パッド３２に囲まれた領域に基本セルを敷き詰め
たアレイ領域３３が設けられている。また、基本セルを
１列に並べて構成した複数の基本セル列３４を並列に並
べることによってアレイ領域３３が構成される。また、
３９ａ〜３９ｄはハードマクロセル、３０はロジック領
域、４１はハードマクロセルの端子を示す。図３に示す
半導体集積回路装置では、半導体チップ１の中央にロジ
ック領域４０を配設している。

【００１９】図３の半導体集積回路装置において、基本
セルのゲート電極の配列方向が中心軸を境にして対称で
あるため、ロジック領域４０の右側に配置されたハード
マクロセル４９ａ，４９ｂと左側に配置されたハードマ
クロセル４９ｃ，４９ｄは、中心軸に対して線対称に移
動して反転配置することによって互いに反対の方向に配
置されている。従って、周辺部に配置されたハードマク
ロセル４９ａ〜４９ｄの端子位置４１は、ロジック領域
４１のあるアレイ領域４３中央部側に配置されている。

【００２０】次に、この発明の他の実施例を図について
説明する。図４は、この発明の他の実施例による半導体
チップのアレイ領域の構成を示した平面図である。図４
において、６ａはコの字形をしたＰ型ＭＯＳトランジス
タのゲート電極、６ｂはコの字形をしたＮ型ＭＯＳトラ
ンジスタのゲート電極、６ｃは逆コの字形をしたＰ型Ｍ
ＯＳトランジスタのゲート電極、６ｄは逆コの字形をし
たＮ形ＭＯＳトランジスタのゲート電極、４３は半導体
チップのアレイ領域、４４ａ〜４４ｄはアレイ領域４３
を構成する基本セル列を示す。

【００２１】基本セル列４４ａ，４４ｃは、上側の一列
に、コの字形のＰ型ＭＯＳトランジスタ６ａを一列に並
べて配列し、下側の列に、右側にコの字形のＮ型ＭＯＳ
トランジスタ６ｂを一列に並べて配列している。また、
基本セル列４４ｂ，４４ｄは、上側の一列に逆コの字形
のＰ型ＭＯＳトランジスタ６ｃを一列に並べて配列し、
下側の一列に、逆コの字型のＮ型ＭＯＳトランジスタ６
ｄを一列に並べて配列している。そして、アレイ領域４
３は、配列方向の異なる基本セル列４４ａ，４４ｃと４
４ｂ，４４ｄを一列ごとに交互に並べている。この場
合、アレイ領域４３内に配置されたハードマクロセルを
180 度回転して配置することによって、その端子位置を
中心軸側に配置することができる。

【００２２】図５は、図４に示したアレイ領域の他の態
様を示す図である。図５において、６ａはコの字形をし
たＰ型ＭＯＳトランジスタのゲート電極、６ｂはコの字
形をしたＮ型ＭＯＳトランジスタのゲート電極、６ｃは
逆コの字形をしたＰ型ＭＯＳトランジスタのゲート電
極、６ｄは逆コの字形をしたＮ型ＭＯＳトランジスタの
ゲート電極、５３は半導体チップのアレイ領域、５４ａ
〜５４ｄはアレイ領域５３を構成する基本セル列を示
す。

【００２３】基本セル列５４ａ，５４ｂは、上側の一列
に、コの字形のＰ型ＭＯＳトランジスタ６ａを一列に並
べて配列し、下側の一列に、右側にコの字形のＮ型ＭＯ
Ｓトランジスタ６ｂ一列に並べて配列している。また、
基本セル列５４ｃ，５４ｄは、上側の一列に、逆コの字
形のＰ型ＭＯＳトランジスタ６ｃを一列に並べて配列
し、下側の一列に、逆コの字型のＮ型ＭＯＳトランジス
タ６ｄを一列に並べて配列している。そして、アレイ領
域５３は、配列方向の異なる基本セル列５４ａ，５４ｂ
と５４ｃ，５４ｄを二列ごとに並べている。この場合、
アレイ領域５３内に配置されたハードマクロセルを180
度回転、もしくは基本セル列の配列方向に垂直な軸に対
して線対称に反転し上下に基本セル２列分並行移動する
ことによって、その端子位置を反対側に配置することが
できる。

【００２４】なお、上記実施例において、ＣＭＯＳトラ
ンジスタを基本セルとするゲートアレイ方式の半導体集
積回路装置について説明したが、基本セルはＮ型ＭＯＳ
トランジスタあるいはＰ型ＭＯＳトランジスタのみで構
成されていても良く、上記各実施例と同様の効果を奏す
る。

【００２５】また、上記実施例において、アレイ領域全
体が線対称な場合あるいは点対称な場合について説明し
たが、アレイ領域の一部が上記のように対称な構成であ
れば良く、上記各実施例と同様の効果を奏する。

【００２６】また、他の実施例において、一列ごとある
いは二列ごとに基本セルを反対向きに配列した基本セル
列を並べる構成を示したが、反対向きに配列するのは何
列ごとであっても良く、使用する対象に応じて選択する
ことで、より良い効果が得られる。

【００２７】また、上記各実施例において、ゲート分離
方式の半導体集積回路装置について説明したが、他の方
式のゲートアレイ方式の半導体集積回路装置であっても
よく、矩形でないゲート電極を並べたものであれば上記
実施例と同様の効果を奏する。

【００２８】

【発明の効果】以上のように、この発明の請求項１記載
の半導体集積回路装置によれば、アレイ領域は、少なく
ともその一部に、基本セルを配列方向に垂直な軸に対し
て逆方向に向けて配列した複数の基本セル列を含むよう
に構成されているので、例えば垂直な軸を含む領域に形
成されたロジック領域とその両側に形成されたハードマ
クロセルにおいて、ロジック領域とハードマクロセルを
接続する配線長が短くなり、遅延時間を低減できるとい
う効果がある。また、ロジック領域とハードマクロセル
を接続する配線領域を小さくできる、ゲートの使用効率
の向上が図れるという効果がある。また、半導体チップ
上にハードマクロセルを配置する際の制約が緩和され、
ハードマクロセルの設計において、同一回路構成に対し
て１つのセルを設計すれば良く、その端子位置を考慮し
なくてもいいので設計が容易になるという効果がある。

【００２９】この発明の請求項２記載の半導体集積回路
装置によれば、アレイ領域は、基本セル列相互の関係に
おける基本セルの配列方向が、所定数の基本セル列ごと
に逆方向になる部分を含むように構成されているので、
例えば垂直な軸を含む領域に形成されたロジック領域と
その両側に形成されたハードマクロセルにおいて、ロジ
ック領域とハードマクロセルを接続する配線長が短くな
り、遅延時間を低減できるという効果がある。また、ロ
ジック領域とハードマクロセルを接続する配線領域を小
さくでき、ゲートの使用効率の向上が図れるという効果
がある。また、半導体チップ上にハードマクロセルを配
置する際の制約が緩和され、ハードマクロセルの設計に
おいて、同一回路構成に対して１つのセルを設計すれば
良く、その端子位置を考慮する必要がなくなり設計が容
易になるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるアレイ領域の構成を
示す図である。

【図２】この発明の一実施例によるアレイ領域の他の態
様を示す図である。

【図３】この発明の一実施例による半導体集積回路装置
にハードマクロセル等を配置した半導体チップの構成を
示す図である。

【図４】この発明の他の実施例であるアレイ領域の構成
を示す図である。

【図５】この発明の他の実施例のアレイ領域の他の態様
を示す図である。

【図６】従来の半導体チップの構成を示す平面図であ
る。

【図７】従来の基本セル列の構成を示す平面図である。

【図８】図７に示した基本セル列の等価回路を示す図で
ある。

【図９】従来のアレイ領域の構成を示す図である。

【図１０】従来の半導体集積回路装置にハードマクロセ
ル等を配置した半導体チップの構成を示す図である。

【符号の説明】

１ 半導体チップ ２ 入出力パッド ３ アレイ領域 ４ 基本セル列 ５ 基本セル ６ａ，６ｃ Ｐ型ＭＯＳトランジスタのゲート電極 ６ｂ，６ｄ Ｎ型ＭＯＳトランジスタのゲート電極 ７ Ｐ型拡散領域 ８ Ｎ型拡散領域 ９ ハードマクロセル １０ ロジック領域 １１ 端子

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月２８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】図３は、図１、図２に示したアレイ領域を
構成した半導体チップ上にハードマクロセルを配置した
半導体集積回路装置の構成を示す平面図を示している。
図３において、３１はその表面に半導体集積回路を形成
した半導体チップ、３２は外部との信号及び電源等の入
出力のための入出力パッド、３３は基本セルを敷きつめ
たアレイ領域、３４は基本セルを一列に並べた基本セル
列を表す。半導体チップ３１内の周縁部には多数の入出
力パッド３２が配置されており、半導体チップ３１上の
入出力パッド３２に囲まれた領域に基本セルを敷き詰め
たアレイ領域３３が設けられている。また、基本セルを
１列に並べて構成した複数の基本セル列３４を並列に並
べることによってアレイ領域３３が構成される。また、
３９ａ〜３９ｄはハードマクロセル、４０はロジック領
域、４１はハードマクロセルの端子を示す。図３に示す
半導体集積回路装置では、半導体チップ１の中央にロジ
ック領域４０を配設している。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図３の半導体集積回路装置において、基本
セルのゲート電極の配列方向が中心軸を境にして対称で
あるため、ロジック領域４０の右側に配置されたハード
マクロセル３９ａ，３９ｂと左側に配置されたハードマ
クロセル３９ｃ，３９ｄは、中心軸に対して線対称に移
動して反転配置することによって互いに反対の方向に配
置されている。従って、周辺部に配置されたハードマク
ロセル３９ａ〜３９ｄの端子位置４１は、ロジック領域
４０のあるアレイ領域３３中央部側に配置されている。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の基本セルを一列に配列した複数の
   基本セル列を並列に並べたアレイ領域を有するゲートア
   レイ方式の半導体集積回路装置において、 前記アレイ領域は、少なくともその一部に、前記基本セ
   ルを配列方向に垂直な軸に対して逆方向に向けて配列し
   た複数の基本セル列を含むことを特徴とする、半導体集
   積回路装置。
2. 【請求項２】 複数の基本セルを一列に配列した複数の
   基本セル列を並列に並べたアレイ領域を有するゲートア
   レイ方式の半導体集積回路装置において、 前記アレイ領域は、前記基本セル列相互の関係における
   前記基本セルの配列方向が、所定数の基本セル列ごとに
   逆方向になる部分を含むことを特徴とする、半導体集積
   回路装置。