JPH06197066A - ページング受信機 - Google Patents

Abstract

(57)【要約】 【目的】 受信する情報提供サービスの変更が容易に行
なえるページング受信機を提供する。 【構成】 ＣＰＵ１により制御する構成とし、情報提供
サービスを受けるための受信制御データは、着脱可能な
記憶手段すなわちＲＯＭカード７に記憶せしめ、このＲ
ＯＭカード７から入力せしめるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、ページング受信機に係
り、特にメッセージ情報として、情報サービス会社が有
料で提供する情報を受信するのに好適なページング受信
機に関する。

【０００２】

【発明の背景】現在のページングシステムではページン
グ受信機の呼出しだけではなく、呼出したページング受
信機にメッセージ情報を送信することが可能である。一
方、上記の如きページングシステムを利用して、多数の
契約者に、株式や貴金属相場等の情報を有料で提供する
サービスが実施され始めている。ところで、特定のペー
ジング受信機に着目した場合、そのページング受信機だ
けが呼出しを受ける際の固有の受信制御データ例えばア
ドレス（呼出番号）とは別個に、上記サービス毎に、そ
のサービスを受ける全ページング受信機に与えられる共
通の受信制御データの設定を受ける必要がある。従来、
サービスを受けるための上記受信制御データは、そのペ
ージング受信機だけを呼出すときの受信制御データと同
様に、内蔵ＩＤ−ＲＯＭに記憶されていた。しかし、こ
の場合、上記サービスの増減、変更に伴ない、その都
度、ページングシステム提供会社に依頼して、内蔵ＩＤ
−ＲＯＭの記憶内容（すなわちサービスを受けるための
受信制御データ）を書換える必要があり、極めて煩わし
いものであった。また、ＩＤ−ＲＯＭの記憶内容の書換
えを依頼している間は、通常の個別呼出しも受けること
ができないという不都合もあった。

【０００３】

【発明の目的】本発明は、上記の如き背景に鑑みてなさ
れたもので、受信する情報提供サービスの変更が容易に
行なえるページング受信機の提供を目的とする。

【０００４】

【発明の要点】本発明は上記目的を達成するために、情
報提供サービスを受けるための受信制御データは、着脱
可能な記憶手段に記憶せしめ、この記憶手段から入力せ
しめるようにしたことを要旨とする。

【０００５】

【実施例】以下、図面に示す一実施例に基づき本発明を
具体的に説明する。

【０００６】送信信号フォーマット 先ず、実施例に係るページング受信機が用いられるペー
ジングシステムにおける送信信号フォーマットを図１を
参照して説明する。図１（Ａ）は全体フォーマットを示
し、送信信号はプリアンブル信号Ａとそれに続く複数の
バッチＢ、Ｃ……よりなっている。プリアンブル信号Ａ
は送信信号と受信機とのビット同期をとるためのもので
「１０１０１０１……」の“１”と“０”の繰返しパタ
ーンで５７６ビット連続している。また同図（Ｂ）は上
記各バッチのフォーマットを示すもので同期コードＳＣ
と第１から第８までの８つのフレームより構成され、１
フレームは２コードワードから成っている。同期コード
ＳＣと１コードワードは共に３２ビット構成で、コード
ワードには呼出番号を示すアドレスコードワードとメッ
セージを示すメッセージコードワードに分けられる。同
図（Ｃ）にアドレスコードワードを、同図（Ｄ）にメッ
セージコードワードを示す。アドレスコードワードは、
第１ビットがアドレスコードワードかメッセージコード
ワードかを区別するメッセージフラグであり、アドレス
コードワードの場合はこのビットが“０”である。第２
〜１９ビットがアドレスデータを表わすアドレスビッ
ト、第２０、２１ビットが表示形態、報音形態を示すフ
ァンクションビット、第２２〜３１ビットがＢＣＨパリ
ティビット、第３２ビットがイーブンパリティビットで
ある。メッセージコードワードは、第１ビットがメッセ
ージフラグでメッセージコードワードを示す“１”が設
定されており、第２〜２１ビットがメッセージデータを
表わすメッセージビット、第２２〜３１ビットがＢＣＨ
パリティビット、第３２ビットがイーブンパリティビッ
トである。また、同期コードワードＳＣでは３２ビット
が特定のパターンとなっている。上述した信号は、アド
レスコードワードのアドレスデータと、当該アドレスコ
ードワードを送信するフレームの順位とによって、ペー
ジング受信機を選択的に呼出す方式の信号である。従っ
て、各ページング受信機には、個別呼出しを受ける為
に、１つのアドレスと１つのフレーム（例えば第２のフ
レーム）が割当られている。なお、アドレスは必要に応
じて２つ割当てられる場合もある。この場合、一方のア
ドレスは通常の個別呼出しに用いられ、他方のアドレス
は緊急呼出しや当該受信機と同一のフレームが割当てら
れている当該受信機を含む数個のページング受信機から
なるグループの同時呼出しに用いられる。また、情報提
供サービスを受ける契約をしているページング受信機に
は、上記個別呼出しを受ける為のアドレス及びフレーム
とは別個に、情報提供サービスを受ける為のアドレス及
びフレーム（例えば第５のフレー ム）が更に割当てら
れている。メッセージを送信する場合は、先頭にアドレ
スコードワードが付加され、その後、必要な長さだけの
メッセージコードワードが送られる。なお送信は、１ワ
ードあたり６２．５ｍｓ（以下、１ワード時間という）
の送信スピードで行なわれ、また受信機側での受信ミス
を少なくするため、同一の内容（アドレスおよびメッセ
ージ）のものが所定時間後、例えば６０秒後に再送信さ
れる。

【０００７】構 成 図２は、本実施例に係るページング受信機の回路構成を
示す。すなわち、ＣＰＵ１を中心に、他の回路部がこれ
に接続する構成となっている。ＣＰＵ１は内蔵するＲＯ
Ｍのプログラムに従って各回路部を制御する。受信部３
はアンテナ２で受信された電波を復調する受信部であ
る。ＩＤ−ＲＯＭ５は当該ページング受信機に個別的に
割当られているフレームやアドレス等のデータを記憶
し、デコーダ部４の制御の下に記憶しているフレームや
アドレス等のデータをデコーダ部４に送出する。デコー
ダ部４は受信部３で復調された受信信号を上記ＩＤ−Ｒ
ＯＭ５からのデータに基づいて解読し、それが自己に対
して送信されてきたものであるときは、呼出検出信号及
び続いて受信されるメッセージデータをＣＰＵ１に送る
と共にスイッチＳＷ₂をオン・オフ制御する回路部であ
る。スイッチＳＷ₂はデコーダ部４によりオン・オフ制
御され、電源６からスイッチＳＷ₁を介して受信部３へ
与えられる電源供給を断続する。スイッチＳＷ₁は使用
者の操作によりオン・オフされるマニュアルスイッチで
あり、電源６からデコーダ部４等への電源供給を断続す
る。ＲＯＭカード７は着脱可能に取付けられ、情報提供
サービスを受けるための受信制御データ（例えばフレー
ムデータやアドレスデータ等）を固定的に記憶してい
る。メッセージメモリ８はメモリエリアが複数に分割さ
れ、受信したメッセージをメッセージの種類に応じてそ
れぞれ異なるメモリエリアに記憶するメモリである。ス
イッチ回路９は、多数のスイッチを備え、操作されたス
イッチに対応するスイッチ入力信号をＣＰＵ１に送出す
る回路部である。ＬＥＤドライバー１０はＣＰＵ１の制
御の下に、ＬＥＤ１１を点滅し、当該ページング受信機
に対する呼出しがあった旨の報知を行なう。ブザードラ
イバ１２はＣＰＵ１の制御の下にブザー１３を駆動し、
呼出し報知等の各種報知を行なう。表示部１４は、ＣＰ
Ｕ１の制御を受け、メッセージメモリ８に記憶されてい
る受信メッセージ等を表示する回路部である。

【０００８】図３は前記デコーダ部４の構成を詳細に示
すものである。ビット同期回路２０は前記受信部３で復
調された“１”、“０”のビット列からなる受信信号を
入力し、このビット列と後述のタイミング制御回路２１
で発生される内部クロックとの同期をとるための回路
で、同期のとれたビット列としての受信信号をプリアン
ブル検出回路２２、同期信号検出回路２３およびＢＣＨ
補正回路２４に送出する。タイミング制御回路２１は発
振回路、３２進のビットカウンタおよび１７進のワード
カウンタ等を有し、受信信号の周波数と同じ周波数のク
ロックを発生すると共に、プリアンブル検出回路２２、
同期信号検出回路２３の検出信号及び後述するフレーム
レジスタ２９、３０にセットされているフレームデータ
を得て該デコーダ部４全体のタイミング制御を行ない、
信号の読込みタイミングおよび各回路部の動作順序を定
める。プリアンブル検出回路２２は、受信信号すなわち
ビット同期回路２０からのビット列の中のプリアンブル
信号Ａを検出する回路であり、例えば継続して８ビット
にわたって“０”、“１”の繰返しを検出したときにプ
リアンブル信号Ａを検出したとして検出信号を上記タイ
ミング制御回路２１に送出する。同期信号検出回路２３
は受信信号中の同期コードＳＣを検出し、検出信号を上
記タイミング制御回路２１および後述のＳＣ不一致カウ
ンタ２５に送出する回路である。ＢＣＨ補正回路２４は
図１（Ｃ）（Ｄ）に示すようにＢＣＨパリティコードが
付加されてくる受信信号に対しＢＣＨ誤り訂正処理を行
ない、訂正済のデータをデータ処理回路４６およびアド
レス比較回路３７〜４２に送出すると共に訂正が不能の
エラーがあった場合は、エラーフラグ用の信号を送出す
る。ＳＣ不一致カウンタ２５は、タイミング制御回路２
１中のワードカウンタのキャリー出力で１だけカウント
アップし、同期信号検出回路２３からの検出信号によっ
てリセットされるカウンタを有し、該カウンタの計数値
が、ＳＣリトライレジスタ２８にセットされている同期
ずれの許容限度回数に到ったときに信号をバッテリーセ
ーブ信号デコーダ２６に送出する回路である。バッテリ
ーセーブ信号デコーダ２６は、タイミング制御回路２
１、ＳＣ不一致カウンタ２５或いはＣＰＵ１からの信号
を受けてスイッチＳＷ₂をオン・オフ制御する回路であ
る。

【０００９】ＩＤ−ＲＯＭ制御デコーダ２７はスイッチ
ＳＷ₁がオン状態になったときＣＰＵ１から送られてく
る信号を受けて前記ＩＤ−ＲＯＭ５に信号を送ってこれ
を制御する回路である。ＳＣリトライレジスタ２８、フ
レームレジスタ２９およびアドレスレジスタ３１、３２
は、上記ＩＤ−ＲＯＭ制御デコーダ２７の制御を受けて
ＩＤ−ＲＯＭ５から、順次、送られてくるデータをそれ
ぞれセットするレジスタである。すなわち、ＳＣリトラ
イレジスタ２８は同期ずれの許容限度回数、フレームレ
ジスタ２９は当該ページング受信機の個別呼出し等に係
るフレームナンバー（第１フレームは１、第２フレーム
は２……第８フレームは８とする）、例えば２がセット
され、また、アドレスレジスタ３１、３２は、フレーム
レジスタ２９にセットされているフレームナンバーのフ
レームにおけるアドレスが、それぞれセットされるレジ
スタで、例えば、アドレスレジスタ１は当該受信機だけ
を個別に呼び出す場合に用いられるアドレスがセットさ
れ、アドレスレジスタ３２は当該受信機を含む数個の受
信機からなるグループを一斉に呼び出す場合に用いられ
るアドレスがセットされる。なお、アドレスレジスタ３
１、３２は、タイミング制御回路２１の制御を受けたフ
レームレジスタ２９により制御され、セットしているア
ドレスをそれぞれアドレス比較回路３７、３８に送出す
る。フレームレジスタ３０、アドレスレジスタ３３〜３
６はスイッチＳＷ₁がオン状態とされた時点に、このペ
ージング受信機の本体部にＲＯＭカード７が取付けられ
ている場合、該ＲＯＭカード７に記憶されている受信制
御データがＣＰＵ１から送られてきて、順次、セットさ
れるレジスタである。すなわちフレームレジスタ３０は
情報提供サービスを受けるために用いるフレームのフレ
ームナンバー、例えば５がセットされ、アドレスレジス
タ３３〜３６には、フレームレジスタ３０にセットされ
ているフレームナンバーのフレーム（すなわち第５フレ
ーム）におけるアドレスが、それぞれセットされるレジ
スタで、例えばアドレスレジスタ３３は金相場情報、ア
ドレスレジスタ３４はＡ社の株価情報、アドレスレジス
タ３５は特定地方の天気予報、アドレスレジスタ３６は
競馬情報といった具合に各契約情報を受けとるときのア
ドレスがそれぞれセットされる。なお、アドレスレジス
タ３３〜３６はタイミング制御回路２１の制御を受けた
フレームレジスタ３０により制御され、セットしている
アドレスをそれぞれアドレス比較回路３９〜４２に送出
する。アドレス比較回路３７〜４２は、タイミング制御
回路２１に制御され、ＢＣＨ補正回路２４から送られて
くるアドレスと、それぞれアドレスレジスタ３１〜３６
から送られてくるアドレスを比較し、一致した場合に一
致検出信号をオアゲート４３を介してアドレスメッセー
ジデコーダ４４に送出するとともに一致検出信号と一致
検出されたアドレスデータに付加されていた２ビットの
ファンクションビットデータとをアドレス処理回路４５
に送出する回路である。なお、オアゲート４３の出力は
受信継続指令信号としてバッテリーセーブ信号デコーダ
２６へも送出される。アドレスメッセージデコーダ４４
はオアゲート４３を介して送られてくる信号を受けて先
ず、アドレス処理回路４５に動作指令信号を送り、その
後、一定時間経過後にデータ処理回路４６に動作指令信
号を送出する回路である。アドレス処理回路４５はアド
レスメッセージデコーダ４４からの動作指令信号を受け
て動作をし、その時点に一致検出信号を送ってきている
アドレス比較回路（アドレス比較回路３７〜４２のいず
れか）に係るアドレス種別データとファンクションビッ
トデータとをＣＰＵ１で用いられる並列ビット信号にし
てＣＰＵ１に送出する回路であり、例えば各アドレス比
較回路からの出力６ビットと一致検出されたアドレスに
付加されたファンクションビット２ビットからなる並列
８ビット信号を出力する。またデータ処理回路４６はア
ドレスメッセージデコーダ４４からの動作指令信号を受
け動作を開始し、タイミング制御回路２１の制御の下に
ＢＣＨ補正回路２４から直列信号で与えられるメッセー
ジをＣＰＵ１で用いられる並列ビット信号にしてＣＰＵ
１に送出する回路である。

【００１０】図４はＲＯＭカード７の内部構成を示すも
のである。すなわち、行アドレス１〜４の行はアドレス
データメモリＡＭを構成し、各行にはそれぞれアドレス
レジスタ３３〜３６にセットされるアドレス、すなわち
情報提供サービスを受けるときに用いるアドレスが固定
的に記憶されている。また行アドレス５の行はフレーム
データメモリＦＭとなっており、フレームレジスタ３０
にセットされるフレームナンバーすなわち情報提供サー
ビスを受けるときのフレームのフレームナンバーが固定
的に記憶されている。更に、行アドレス６以降の行は情
報種メモリＫＭを構成し、上記アドレスデータメモリＡ
Ｍに記憶している各アドレスで、それぞれ、どういった
情報を受信するかというアドレスと情報種コードの対応
が固定的に記憶されている。なお、１つのアドレスに１
つの情報種コードが対応するとは限らず、１つのアドレ
スに複数の情報種コードが対応する場合がある。例えば
金相場に係るアドレスにはそれぞれ東京の金相場、ロン
ドンの金相場、ニューヨークの金相場を示す情報種コー
ド等の複数の情報種コードが対応している。

【００１１】図５は、本実施例のページング受信機の外
観を示す。すなわち同図（ａ）は、ＲＯＭカード７を除
いた本体部１５を示し、同図（ｂ）はＲＯＭカード７を
示す。情報提供サービスを受けるときは、本体部１５の
右側面に構成されている取付部１６にＲＯＭカード７を
端子部７ａ側から挿入して取付ける。本体部１５上面の
表示部１４は第一副表示部１４ａ、第二副表示部１４
ｂ、第一主表示部１４ｃおよび第二主表示部１４ｄから
なり、第一副表示部１４ａには受信があったときブザー
１３が鳴るようになっているか鳴らないようになってい
るか（会議中等に利用する）、すなわち鳴音、無音状態
のいずれにセットされているかの表示および電源６のバ
ッテリー寿命を示す表示等がなされ、第二副表示部１４
ｂには受信があったとき、アドレスレジスタ３１〜３６
のいずれにセットされているアドレスによって受信した
ものであるかという表示およびそれがメッセージメモリ
８のいずれのメモリに記憶されたかを示す表示がなされ
る。そして第一主表示部１４ｃおよび第二主表示部１４
ｄには受信したメッセージ等が表示されるが、第一主表
示部１４ｃの右端部には、メッセージを表示中は、その
メッセージの受信時刻が表示され、通常時（受信内容を
第一主表示部１４ｃ、第二主表示部１４ｄに表示せし
め、これらを確認している時以外の時）は、現在時刻が
表示されている。また本体部１５上面にはモードスイッ
チＳＷ₃、読出スイッチＳＷ₄、ページスイッチＳＷ₅が
配されている。モードスイッチＳＷ₃はモードの切換に
用いられるスイッチで、操作の度に受信或いはアドレス
レジスタ３１、３２のアドレスにより受信してメッセー
ジメモリ８に記憶しているメモリを表示部１４に表示せ
しめるときの通常モード、第一主表示部１４ｃに表示し
ている現在時刻を修正する修正モードおよび受信記憶し
ている各種の提供情報をそれぞれ表示する各表示モード
と、順次、サイクリックにモードを切換ていく。読出ス
イッチＳＷ₄は過去に受信してメッセージメモリ８に記
憶しておいた数回にわたる受信メッセージを、順次、表
示部１４に表示していくときに操作するスイッチであ
る。ページスイッチＳＷ₅は、読出スイッチＳＷ₄で指定
した受信メッセージが一画面で表示できないときに、後
続のメッセージデータ部を表示するためのスイッチであ
る。

【００１２】動 作 次に、上記の如くに構成された本実施例の動作を説明す
る。使用者により、スイッチＳＷ₁がオン状態とされた
とき、ＣＰＵ１は、これを検出し、デコーダ部４のＩＤ
−ＲＯＭ制御デコーダ２７に起動信号を出力すると共に
ＲＯＭカード７が取付けられているときは、その記憶デ
ータを読出し、それらをフレームレジスタ３０、アドレ
スレジスタ３３〜３６に送ってセットする。そして上記
起動信号を受けたＩＤ−ＲＯＭ制御デコーダ２７はＩＤ
−ＲＯＭ５に制御信号を送り、その記憶データを出力せ
しめ、それらをＳＣリトライレジスタ２８、フレームレ
ジスタ２９、アドレスレジスタ３１、３２にセットせし
める。これにより、ＳＣリトライレジスタ２８には、Ｓ
Ｃリトライデータ、フレームレジスタ２９には当該ペー
ジング受信機だけ或いは当該ページング受信機を含む数
個のページング受信機からなるグループ全体の呼出しに
用いられるフレームのフレームナンバーすなわち２、ア
ドレスレジスタ３１には上記フレームレジスタ２９に係
るフレーム（すなわち第２フレーム）で当該ページング
受信機だけの呼出しを受けるときのアドレス、アドレス
レジスタ３２には上記フレームレジスタ２９に係るフレ
ームで上記グループ全体の呼出しを受けるときのアドレ
ス、フレームレジスタ３０には情報提供サービスを受け
るときに用いられるフレームのフレームナンバーすなわ
ち５、アドレスレジスタ３３〜３６にはフレームレジス
タ３０に係るフレーム（すなわち第５フレーム）で呼出
しを受けるときの各アドレスがそれぞれセットされる。

【００１３】以上の後、ＣＰＵ１からは、バッテリーセ
ーブ信号デコーダ２６に制御信号が送られ、これにより
該バッテリーセーブ信号デコーダ２６はプレアンブルサ
ーチ動作に入る。すなわちスイッチＳＷ₂を、図６に示
す如く、１７ワード時間（前記の如く１ワード時間は１
ワードを送受信するに要する時間）を周期として１ワー
ド時間だけオン状態とする。一方、プリアンブル信号Ａ
は１回につき１８ワード時間だけ継続して送られてくる
ので、このプリアンブル信号Ａが２回送られてくる間に
は、必然的にスイッチＳＷ₂がオン状態のときにプリア
ンブル信号Ａが送られてくるタイミングが存在する。そ
して、このタイミングすなわちこのスイッチＳＷ₂がオ
ン状態となっているときにプリアンブル信号Ａが送られ
てきたときは、電源６からスイッチＳＷ₁、ＳＷ₂を介し
て受信部３に電源供給がなされており（図２参照）、プ
リアンブル信号Ａはアンテナ２、受信部３を経てビット
列としてデコーダ部４のビット同期回路２０に入力す
る。そしてこのプリアンブル信号Ａはこのビット同期回
路２０で回路動作タイミングと同期がとられ、その上で
プリアンブル検出回路２２に送出される。このときプリ
アンブル検出回路２２は送られてきた信号がプリアンブ
ル信号Ａであることすなわち“０”、“１”の繰返しが
８ビット以上続くことを検出して検出信号をタイミング
制御回路２１に送出する。検出信号を受けたタイミング
制御回路２１はバッテリーセーブ信号デコーダ２６に制
御信号を送り、前記プリアンブルサーチ動作を停止し、
スイッチＳＷ₂を継続的にオン状態とする同期コードサ
ーチ動作を行なわしめる（図６参照）。すなわちビット
同期回路２０からのビット列を、順次、入力している同
期信号検出回路２３には、１ビット入力するたびにこれ
と、それ以前に送られてきた３１ビットと合わせて３２
ビット（１ワードすなわち同期コードパターンのビット
数）単位で所定の同期コードパターンとなっているかを
調べさせる。そして、同期信号検出回路２３が同期コー
ドＳＣを検出したときは、この同期信号検出回路２３か
ら検出信号がタイミング制御回路２１内のビットカウン
タ、ワードカウンタをリセットする。而して、タイミン
グ制御回路２１は、バッテリーセーブ信号デコーダ２６
に制御信号を送り、図７に示すように、同期コードが送
られてくるタイミングと、当該ページング受信機が割当
てられているフレームすなわちフレームナンバー２と５
のタイミングにのみスイッチＳＷ₂をオン状態とし、そ
れらのタイミングにのみ受信部３に電源を供給し（実際
には、８ビット時間程度前から電源を供給する）、受信
を行なう。すなわち当該ページング受信機が呼び出され
る可能性のあるときにのみ受信を行なう。なお上記同期
コードサーチ動作に入って６４ワード時間内に同期コー
ドＳＣが検出されなかったときは、前記プレアンブルサ
ーチ動作に戻る。

【００１４】次に上記フレームナンバー２および５のタ
イミングにおける動作を各タイミングに分けて説明す
る。

【００１５】先ず、フレームナンバー２のタイミングに
おいては、アドレスコードワードを受信しそのアドレス
はビット同期回路２０からＢＣＨ補正回路２４に送ら
れ、ここでＢＣＨ誤り訂正処理が行なわれ、その上でア
ドレス比較回路３７〜４２に与えられる。また該タイミ
ングには上記アドレスの受信の有無に拘らずタイミング
制御回路２１からフレームレジスタ２９に制御信号が送
られ、これによりフレームレジスタ２９から、これが管
理するアドレスレジスタ３１、３２に制御信号が与えら
れ、これらにセットされているアドレスデータがビット
列としてそれぞれアドレス比較回路３７、３８に送出さ
れる。

【００１６】而して、アドレス比較回路３７、３８は、
ＢＣＨ補正回路２４から受信したアドレスが送られてき
ているときはそれと、当該ページング受信機に割当てら
れているアドレス（すなわちアドレスレジスタ３１、３
２にセットされておりそれから送られてきたアドレス）
とを比較して両者が一致しているか、すなわち当該ペー
ジング受信機が呼出されているかを判断する。このとき
アドレス比較回路３７、３８のいずれかがアドレスの一
致を検出したときは、そのアドレス比較回路から検出信
号がオアゲート４３を介してバッテリーセーブ信号デコ
ーダ２６とアドレスメッセージデコーダ４４に送られ
る。バッテリーセーブ信号デコーダ２６は、この検出信
号を受けてスイッチＳＷ₂を継続してオン状態に維持
し、受信の継続を行う。また、アドレスメッセージデコ
ーダ４４は、上記検出信号を受けて、先ずアドレス処理
回路４５に動作指令信号を送る。これによりアドレス処
理回路４５は前述した如く検出信号を送ってきたアドレ
ス比較回路（アドレス比較回路３７、３８のいずれか）
に係るアドレス種別データ、即ち、全アドレス比較回路
３７〜４２の出力信号と送信されてきたアドレスデータ
に付加されていたファンクションビットデータとをＣＰ
Ｕ１で用いられる並列ビット信号にしてＣＰＵ１に送出
する。

【００１７】以上の動作の後、アドレスメッセージデコ
ーダ４４は、データ処理回路４６に動作指令信号を送
る。これによりデータ処理回路４６は、上記アドレスに
係るアドレスコードワードに続いて送られてきたメッセ
ージコードワードのメッセージに係るビット列を、順
次、ＢＣＨ補正回路２４から取込み、ＣＰＵ１で用いら
れる並列ビット信号に変換してＣＰＵ１に送出する。

【００１８】他方、上記フレームナンバー２のタイミン
グにアドレスの受信がなく、フレームナンバー５のタイ
ミングに到って、アドレスの受信があった場合は、その
アドレスがビット同期回路２０からＢＣＨ補正回路２４
に送られ、ここでＢＣＨ誤り訂正処理が行なわれ、その
上でアドレス比較回路３７〜４２に与えられる。一方、
該タイミングには、上記アドレスの受信の有無に拘ら
ず、タイミング制御回路２１からフレームレジスタ３０
に制御信号が送られ、これによりフレームレジスタ３０
から、これが管理するアドレスレジスタ３３〜３６に制
御信号が与えられ、これらにセットされているアドレス
がそれぞれアドレス比較回路３９〜４２に送出される。

【００１９】而して、アドレス比較回路３９〜４２は、
ＢＣＨ補正回路２４を介して受信したアドレスが送られ
てきているときは、それと、当該受信機に割当てられて
いるアドレス（すなわちアドレスレジスタ３３〜３６に
セットされており、それらから送られてきたアドレス）
をそれぞれ比較する。このときアドレス比較回路３９〜
４２のいずれかがアドレスの一致を検出したときは（す
なわち当該ページング受信機への呼出しがあったとき
は）、そのアドレス比較回路から検出信号がオアゲート
４３を介してバッテリーセーブ信号デコーダ２６とアド
レスメッセージデコーダ４４に送られる。上記検出信号
を受けて、バッテリーセーブ信号デコーダ２６は受信の
継続を行わせ、アドレスメッセージデコーダ４４は、ア
ドレス処理回路４５に動作指令信号を送る。これによ
り、アドレス処理回路４５は前述した如く検出信号を送
ってきたアドレス比較回路に係るアドレス種別データと
受信したアドレスデータに付加されていたファンクショ
ンビットデータとをＣＰＵ１で用いられる並列ビット信
号にしてＣＰＵ１に送出する。

【００２０】以上の動作の後、アドレスメッセージデコ
ーダ４４はデータ処理回路４６に動作指令信号を送る。
これによりデータ処理回路４６は上記アドレスに係るア
ドレスコードワードに続いて送られてきたメッセージコ
ードワードのメッセージに係るビット列を、順次、ＢＣ
Ｈ補正回路２４から取込み、ＣＰＵ１で用いられる並列
ビット信号に変換してＣＰＵ１に送出する。

【００２１】一方、ＣＰＵ１は以上の如くして、順次、
送られてくるデータを、一旦、内蔵するバッファレジス
タにセットしていくが、送られてきたワードの先頭ビッ
ト（メッセージビット）が０となり、他のアドレスコー
ドワードになったときはバッテリーセーブ信号デコーダ
２６に信号を送りスイッチＳＷ₂ の継続的オン状態を解
き、通常の間欠受信動作に戻す。

【００２２】また、上述の如くしてＣＰＵ１にアドレス
種別データおよびメッセージデータが送られてきた時に
は、以下に説明する着信処理が実行される。第８図はこ
の着信処理を示すものである。すなわちステップＳ１で
は送られてきたアドレス種別データおよびメッセージデ
ータをＣＰＵ１に内蔵されているバッファレジスタに、
一旦、セットし、次いでステップＳ２では送られてきた
上記アドレス種別データに基づきアドレス判別が行なわ
れる。即ち、呼出されたアドレスがアドレスレジスタ３
１、３２にセットされているアドレスに等しいか、或い
はアドレスレジスタ３３〜３６のいずれかにセットされ
ているアドレスに等しいか（すなわちフレームナンバー
２のタイミングで呼出されて受信したものか、フレーム
ナンバー５のタイミングで呼出されて受信したものか）
を判断し、前者の場合はステップＳ３に進む。そして、
ステップＳ３では今回の受信がリピートコール（前述の
如く受信ミスを少なくするため、６０秒間に２回、同一
内容の送信が行なわれるが、この６０秒間内での同一内
容の再受信をリピートコールという）であるかを調べ、
リピートコールのときは、上記バッファレジスタをクリ
アして（ステップＳ９）、当該処理を終えるが、リピー
トコールでないときは上記バッファレジスタに記憶して
おいたアドレス種別データおよびメッセージデータをメ
ッセージメモリ８に送って通常のメッセージ記憶エリア
に記憶する。次いで前記無音状態にセットされているか
を判断し（ステップＳ５）、該状態にセットされている
ときは、直接、ステップＳ７に進むがセットされていな
いときはブザードライバー１２にブザー１３を駆動させ
てブザー音を発生せしめ、その上でステップＳ７に進
む。そして、ステップＳ７ではＬＥＤドライバー１０に
ＬＥＤ１１を駆動させてＬＥＤ１１を点滅する。然る
後、メッセージメモリ８に移して記憶しておいた今回の
受信に係るアドレス種別データ、メッセージデータ等を
表示部１４に表示する（ステップＳ８）。

【００２３】一方、ステップＳ２において、今回の受信
は、アドレスレジスタ３３〜３６にセットされているア
ドレスに係るもの、すなわち情報提供サービスに係るも
のであると判断したときは、メッセージ中の情報種コー
ドが、ＲＯＭカード７の情報種メモリＫＭに記憶されて
いる情報種コードのいずれかと一致するかを判断し（ス
テップＳ１０）、一致しないときは当該ページング受信
機が提供を受けるべき情報でないので（例えば、金相場
の情報を受けるべくそのアドレスはＲＯＭカード７に記
憶されているが、情報を受ける契約は東京の金相場だけ
で、ＲＯＭカード７にはその情報種コードのみが記憶さ
れており、かつ今回の受信がニューヨークの金相場につ
いての情報であった場合等が該当する）、前記バッファ
レジスタをクリアして（ステップＳ９）、当該処理を終
える。他方、一致するときは、前記ステップＳ３と同様
に今回の受信がリピートコールに係るものかを判断し
（ステップＳ１１）、リピートコールに係るものである
ときは前述のステップＳ９の処理の後、当該着信処理を
終える。またリピートコールでないときは、今回受信し
たアドレス種別情報及び情報種コードに基づきメッセー
ジデータをメッセージメモリ８の対応するメモリエリア
に記憶し（ステップＳ１２）、当該着信処理を終了す
る。

【００２４】また、上述の如くしてメッセージメモリ８
に記憶していった受信メッセージおよびそのアドレスは
次のようにして表示部１４に表示して確認することがで
きる。すなわちアドレスレジスタ３１、３２のアドレス
で受信したものは、モードスイッチＳＷ₃で通常モード
を選び、その上で、読出スイッチＳＷ₄を操作して順次
表示部１４に表示し、アドレスレジスタ３３〜３６のア
ドレスで受信したものはモードスイッチＳＷ₃で、これ
らのアドレスで受信した各種の提供情報を表示するモー
ドを順次指定していき、所望の種類の情報を表示するモ
ードになった後、読出スイッチＳＷ₄を操作して、順次
そのアドレスで送られてきた特定種の提供情報を表示部
１４に表示する。

【００２５】なお、この発明は上記実施例に限定され
ず、この考案を逸脱しない範囲内において種々変形応用
可能である。

【００２６】例えば本実施例ではＲＯＭカード７にアド
レスと情報種コードを記憶させたが、これをアドレスの
みを記憶させるようにしてもよく、また、ＲＯＭカード
７には情報種コードのみを記憶し、アドレスはすべてＩ
Ｄ−ＲＯＭに記憶させるようにしてもよいことは勿論で
ある。

【００２７】

【発明の効果】この発明は、以上詳述したように、情報
提供サービスを受けるための受信制御データは、着脱可
能な記憶手段に記憶せしめ、この記憶手段から入力せし
めるようにしたページング受信機に係るものであるから
受信する情報提供サービスの変更が容易に行なえるペー
ジング受信機の提供を可能とする。

【図面の簡単な説明】

【図１】本発明の一実施例に係るページング受信機が用
いられるページングシステムで用いられる送信信号フォ
ーマットを示す図である。

【図２】本発明の一実施例に係るページング受信機の回
路構成を示す図である。

【図３】図２中のデコーダ部の構成を詳細に示す図であ
る。

【図４】図２中のＲＯＭカードの構成を示す図である。

【図５】上記実施例に係るページング受信機の外観を示
す図である。

【図６】プリアンブルサーチ動作および同期コードサー
チ動作を説明する図である。

【図７】受信時の動作を説明する図である。

【図８】着信処理を示すフローチャートである。

【符号の説明】

１ ＣＰＵ ２ アンテナ ３ 受信部 ４ デコーダ部 ５ ＩＤ−ＲＯＭ ６ 電源 ７ ＲＯＭカード ７ａ 端子部 ８ メッセージメモリ ９ スイッチ回路 １０ ＬＥＤドライバー １１ ＬＥＤ １２ ブザードライバ １３ ブザー １４ 表示部 １４ａ第一副表示部 １４ｂ 第二副表示部 １４ｃ 第一主表示部 １４ｄ 第二主表示部 １５ 本体部 １６ 取付部 ２０ ビット同期回路 ２１ タイミング制御回路 ２２ プリアンブル検出回路 ２３ 同期信号検出回路 ２４ ＢＣＨ補正回路 ２５ ＳＣ不一致カウンタ ２６ バッテリーセーブ信号デコーダ ２７ ＩＤ−ＲＯＭ制御デコーダ ２８ ＳＣリトライレジスタ ２９ フレームレジスタ ３０ フレームレジスタ ３１〜３６ アドレスレジスタ ３７〜４２ アドレス比較回路 ４４ アドレスメッセージデコーダ ４５ アドレス処理回路 ４６ データ処理回路 ＳＷ₁、ＳＷ₂ スイッチ ＳＷ₃ モードスイッチ ＳＷ₄ 読出スイッチ ＳＷ₅ ページスイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】個別呼出しに際しての受信を制御する制御
   データが記憶されているＩＤ−ＲＯＭを備えるページン
   グ受信機において、 上記ＩＤ−ＲＯＭとは別に、多数のページング受信機を
   一斉に呼出して提供される情報を受信する際の受信制御
   データが固定的に記憶されている記憶手段を着脱可能に
   備えることを特徴とするページング受信機。