JPH0619727B2 - 半導体集積回路の検査方法 - Google Patents
半導体集積回路の検査方法Info
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- JPH0619727B2 JPH0619727B2 JP59277616A JP27761684A JPH0619727B2 JP H0619727 B2 JPH0619727 B2 JP H0619727B2 JP 59277616 A JP59277616 A JP 59277616A JP 27761684 A JP27761684 A JP 27761684A JP H0619727 B2 JPH0619727 B2 JP H0619727B2
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Links
- 238000000034 method Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000007689 inspection Methods 0.000 title description 3
- 238000010586 diagram Methods 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 3
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はＲＯＭ(Read Only Memory)、ＲＡＭ(Randow Ac
cess Memory)、ＣＰＵを持つ１チップ型マイクロコンピ
ュータのＲＯＭ及びインストラクションＰＬＡ(Program
mable Logic Array)の出力テスト方法に関するものであ
る。
cess Memory)、ＣＰＵを持つ１チップ型マイクロコンピ
ュータのＲＯＭ及びインストラクションＰＬＡ(Program
mable Logic Array)の出力テスト方法に関するものであ
る。
従来の技術 従来、１チップ型マイクロコンピュータに内蔵されたＲ
ＯＭの出力テストは、同ＲＯＭのアドレス選択回路にア
ドレス情報を入力し、同ＲＯＭの出力を検査し、またイ
ンストラクションＰＬＡの出力テストは、シフトバッフ
ァ方式がとられていた。シフトバッファ方式はインスト
ラクションＰＬＡの出力を一度ラッチし、命令テストの
結果をノマシンサイクル毎に１つずつ出力していく方式
で、ＲＯＭテスト及びインストラクションＰＬＡテスト
に長い時間がかかる。
ＯＭの出力テストは、同ＲＯＭのアドレス選択回路にア
ドレス情報を入力し、同ＲＯＭの出力を検査し、またイ
ンストラクションＰＬＡの出力テストは、シフトバッフ
ァ方式がとられていた。シフトバッファ方式はインスト
ラクションＰＬＡの出力を一度ラッチし、命令テストの
結果をノマシンサイクル毎に１つずつ出力していく方式
で、ＲＯＭテスト及びインストラクションＰＬＡテスト
に長い時間がかかる。
発明が解決しようとする問題点 本発明はこのような欠点を除去するもので、チップ内に
わずかな検査回路を付加するだけで、ＲＯＭ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に行なうことを目的とするものである。
わずかな検査回路を付加するだけで、ＲＯＭ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に行なうことを目的とするものである。
問題点を解決するための手段 本発明はマイクロコンピュータの所定のアドレスのＲＯ
Ｍの出力及びそのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とを内部バスを介して
１サイクル毎にテストすることを要旨とする半導体集積
回路の検査方法である。
Ｍの出力及びそのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とを内部バスを介して
１サイクル毎にテストすることを要旨とする半導体集積
回路の検査方法である。
作用 ＲＯＭデータが出力されないタイミングにインストラク
ションテストの出力を内部バスに出力するため、ＲＯＭ
テストと並行して、インストラクションＰＬＡのテスト
ができる。この方式によれば、インストラクションテス
トの出力は内部バスに出力されるため、従来のシフトバ
ッファ方式に比べ、短時間でテストできる。またＲＯＭ
テストと並行して、インストラクションＰＬＡのテスト
ができるためテストの効率化，短縮化が計れる。
ションテストの出力を内部バスに出力するため、ＲＯＭ
テストと並行して、インストラクションＰＬＡのテスト
ができる。この方式によれば、インストラクションテス
トの出力は内部バスに出力されるため、従来のシフトバ
ッファ方式に比べ、短時間でテストできる。またＲＯＭ
テストと並行して、インストラクションＰＬＡのテスト
ができるためテストの効率化，短縮化が計れる。
実施例 第１図は本発明の実施例を示すブロック図、第２図はそ
の動作タイミング図である。第１図，第２図を用い、本
発明の実施例を説明する。
の動作タイミング図である。第１図，第２図を用い、本
発明の実施例を説明する。
ＲＯＭアドレスを１サイクル目のクロックＣＬＫ１のタ
イミングでポート１からアドレスバス２に入力する。Ｒ
ＯＭのアドレス情報はＲＯＭアドレス選択回路３に入力
される。ＲＯＭデータは２サイクル目のサイクルのクロ
ックＣＬＫ１のタイミングでデータバス４に出力され
る。２サイクル目のクロックＣＬＫ３のタイミングでＲ
ＯＭデータはポート１に出力されると共にインストラク
ションＰＬＡに入力される。２サイクル目のクロックＣ
ＬＫ１のタイミングでは次のＲＯＭアドレスが入力され
ている。２サイクル目のクロックＣＬＫ３のタイミング
でインストラクションＰＬＡに入力されたＲＯＭデータ
はインストラクションＰＬＡで内部制御信号に翻訳され
る。２サイクル目のＣＬＫ２のタイミングでポート１か
ら入力されたインストラクションＰＬＡ出力情報はデー
タバス４を介して制御回路に入力され、インストラクシ
ョンＰＬＡの出力を２サイクル目のクロックＣＬＫ４の
タイミングでアドレスバス２とデータバス４に分けて出
力し、ポート１に出力される。インストラクションＰＬ
Ａの出力は内部バスの本数分のデータが出力され、残り
の出力は次のクロックＣＬＫ４のタイミングで出力され
る。
イミングでポート１からアドレスバス２に入力する。Ｒ
ＯＭのアドレス情報はＲＯＭアドレス選択回路３に入力
される。ＲＯＭデータは２サイクル目のサイクルのクロ
ックＣＬＫ１のタイミングでデータバス４に出力され
る。２サイクル目のクロックＣＬＫ３のタイミングでＲ
ＯＭデータはポート１に出力されると共にインストラク
ションＰＬＡに入力される。２サイクル目のクロックＣ
ＬＫ１のタイミングでは次のＲＯＭアドレスが入力され
ている。２サイクル目のクロックＣＬＫ３のタイミング
でインストラクションＰＬＡに入力されたＲＯＭデータ
はインストラクションＰＬＡで内部制御信号に翻訳され
る。２サイクル目のＣＬＫ２のタイミングでポート１か
ら入力されたインストラクションＰＬＡ出力情報はデー
タバス４を介して制御回路に入力され、インストラクシ
ョンＰＬＡの出力を２サイクル目のクロックＣＬＫ４の
タイミングでアドレスバス２とデータバス４に分けて出
力し、ポート１に出力される。インストラクションＰＬ
Ａの出力は内部バスの本数分のデータが出力され、残り
の出力は次のクロックＣＬＫ４のタイミングで出力され
る。
第２図は本発明を適用した一実施例のタイミングを示す
図である。クロックＣＬＫ１でＲＯＭ５にアドレス選択
情報を入力し、クロックＣＬＫ２でインストラクション
ＰＬＡテストの出力情報を入力し、クロックＣＬＫ３で
はＲＯＭ５から内部バスにＲＯＭデータを出力すると共
にインストラクションＰＬＡ６にも入力され、クロック
ＣＬＫ４ではインストラクションＰＬＡ６から内部バス
に出力される。
図である。クロックＣＬＫ１でＲＯＭ５にアドレス選択
情報を入力し、クロックＣＬＫ２でインストラクション
ＰＬＡテストの出力情報を入力し、クロックＣＬＫ３で
はＲＯＭ５から内部バスにＲＯＭデータを出力すると共
にインストラクションＰＬＡ６にも入力され、クロック
ＣＬＫ４ではインストラクションＰＬＡ６から内部バス
に出力される。
インストラクションＰＬＡ６のテスト入力は、ＲＯＭ５
の出力データがそのまま用いられるため、新たにポート
１から入れる必要がない。また、内部バスにインストラ
クションＰＬＡ６の出力を出すために、従来のシフトバ
ッファ方式に比べ短時間でテストできる。ＲＯＭテスト
と並行してインストラクションＰＬＡのテストをするた
めインストラクションＰＬＡのテスト時間は特別に設け
る必要がない。
の出力データがそのまま用いられるため、新たにポート
１から入れる必要がない。また、内部バスにインストラ
クションＰＬＡ６の出力を出すために、従来のシフトバ
ッファ方式に比べ短時間でテストできる。ＲＯＭテスト
と並行してインストラクションＰＬＡのテストをするた
めインストラクションＰＬＡのテスト時間は特別に設け
る必要がない。
内部バスを２４本使用した場合、インストラクションＰ
ＬＡの出力テストのみを考えれば、インストラクション
ＰＬＡの出力を内部バスの本数分同時に検査することが
できるため、従来のシフトバッファ方式に比べ時間は1/
24で済み効率が良くなる。
ＬＡの出力テストのみを考えれば、インストラクション
ＰＬＡの出力を内部バスの本数分同時に検査することが
できるため、従来のシフトバッファ方式に比べ時間は1/
24で済み効率が良くなる。
発明の効果 以上説明したように、本発明によれば、内部バスを介し
てＲＯＭ並びにインストラクションＰＬＡの出力を検査
し、かつＲＯＭテストのサイクル内にインストラクショ
ンＰＬＡのテストをするため、時間短縮になり、また、
テスト回路も大幅に設ける必要はなく、１チップ型マイ
クロコンピュータのＲＯＭおよびインストラクションＰ
ＬＡのテストに大きな効果を上げることができる。
てＲＯＭ並びにインストラクションＰＬＡの出力を検査
し、かつＲＯＭテストのサイクル内にインストラクショ
ンＰＬＡのテストをするため、時間短縮になり、また、
テスト回路も大幅に設ける必要はなく、１チップ型マイ
クロコンピュータのＲＯＭおよびインストラクションＰ
ＬＡのテストに大きな効果を上げることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明を適用した一実施例のタイミングを示す図であ
る。 １……ポート、２……アドレスバス、３……ＲＯＭアド
レス選択回路、４……データバス、５……ＲＯＭ、６…
…ＰＬＡ。
本発明を適用した一実施例のタイミングを示す図であ
る。 １……ポート、２……アドレスバス、３……ＲＯＭアド
レス選択回路、４……データバス、５……ＲＯＭ、６…
…ＰＬＡ。
Claims (1)
- 【請求項１】ＲＯＭ，ＲＡＭ及びＣＰＵを持つマイクロ
コンピュータの所定アドレスのＲＯＭの出力と、そのＲ
ＯＭの出力データ又は、それ以前のアドレスの出力デー
タを内部制御信号として翻訳するインストラクションＰ
ＬＡの出力とを、内部バスを介して１サイクル毎にテス
トすることを特徴とする半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277616A JPH0619727B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277616A JPH0619727B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61155778A JPS61155778A (ja) | 1986-07-15 |
| JPH0619727B2 true JPH0619727B2 (ja) | 1994-03-16 |
Family
ID=17585895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277616A Expired - Lifetime JPH0619727B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619727B2 (ja) |
-
1984
- 1984-12-27 JP JP59277616A patent/JPH0619727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61155778A (ja) | 1986-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |