JPS5984536A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、プログラムＲＯＭを順に読み出して算術論理
演算を行い、演算結果を外部に出力するテスト機能を有
する集積回路に関する。

［発明の技術的背景及びその問題点］ 近年、集積回路技術の進歩はめざましく、プログラム制
御の集積回路も高集積化、高１機能化してきた。その結
果、プログラムを記憶するＲＯＭ　（読み出し専用メモ
リ）を内部に有する集積回路も出現した０このような集
積回路では、命令の供給に必要なアドレス端子とか命令
入力端子が不要なので、全体の端子数を大幅に減すこと
ができた。

この結果、集積回路の小型化や低価格化に役立っていた
。

このようなプログラムＲＯＭ内蔵型集積回路のテストを
行う場合、集積回路の内部をＲＯＭとかＡＬＵとかいく
つかのブロックにわけ、ブロックごとにテストする方法
があった。

たとえば、ＲＯＭのテストをする場合、ｌＮｆｆ１語順
に読み出して検査していた。つまシ、集積回路に「ＲＯ
Ｍの内容を読み出せ」という指示を出しだ後、アドレス
を入力し、読み出されてきた一１ｆｆｆが正しい値かど
うかをチェックしていた０そして、これを各語ごとに繰
返してテストしていた。

ところが、ひとつのブロックをテストする時でも、毎回
テストデータの転送とテスト結果の判定をしなければな
らないので、テスト時間が長時間になるという問題が生
じた。特Ｋ、集積回路の端子数が少なければ、テストデ
ータの入力と結果の出力をそれぞれ数回にわけて転送し
なければならないので、余計時間がかかるという問題が
生じた。

この結果、被テス）ＩＣ（集積回路）のテストは内部の
ブロックをひとつづつＪ［にテストしていくため、テス
ＮＣ長時間を要した。また、この方法でブロック別にテ
ストを行おうとすると、集積回路の入出力端子とブロッ
クのひとつひとつとの間でデータ転送用信号線や、その
制御用回路を用意する必要があった。その結果テスト専
用回路が大規模になるという問題が生じた。

さらに、被テス）ＩＣの外側の回路（たとえばＩＣテス
タ）はテストデータの発生と転送、それに結果の検査等
しなければならないことが多くあり、そのため複雑な処
理ができる高機能な回路（あるいは装置）が要求された
。

［発明の目的］ 本発明の目的は集積回路内部の各ブロックのテストを複
数回時Ｋかつ高速に行う集積回路を提供することにある
。

本発明の他の目的は集積回路内部のテスト専用回路を小
規模に押える集積回路を提供することにある。

本発明の他の目的は集積回路の外側にあるテスト用の回
路を小規模に押える集積回路を提供することにある。

［発明の概要］ プログラムを記憶しているＲ　ＯＭの内容を単なるデー
タとみなし、このデータをＡＬＵで゛算術論理演算を行
い、その結果を調べることによυ、ＲＯＭの内容とＡＬ
Ｕの機能のテストを同時に行う機能を有する集積回路梗
あって、その動作モードを通常のランモードからテスト
を行なうテストモードに切シ換えるためのテスト制御回
路と、ＡＬＵの動作を外部から指令するための機能レジ
スタを内蔵している。

［発明の効果コ 本発明によればＲＯＭの内容とかＡＬＵの機能とか複数
のブロックを同時にテストできる。さらに、テストデー
タを幾つか連続してテストでき、テスト方法も容易に行
えるのでテスト時間を短縮できる。さらに、内蔵すべき
テスト専用回路も小規模なもので済む。さらに、集積回
路外部のテスト用の回路も小規模な回路で済む。

〔発明の実施例］ 第１図は本発明による一実施例の集積回路のブロック図
である。

第１図に於いて、１は被テスト集積回路の全体である。

被テスト集積回路１の動作モードは、通常の処理を行う
ランモードと、テストを行うテストモードからなる。（
切替えはモード端子８による）２はプログラムを記憶し
ているＲＯＭである。

３はプログラムカウンタＰＣであυ、ランモードでは次
に実行する命令の番地を格納しておシ、テストモードで
はｒＬＯＭ２のアドレスレジスタの役割を果す。つまシ
、次にテストする予定のテストデータの格納番地をセッ
トしている。プログラムカウンタＰＣ３はテストモード
ではテスト制御回路１０からの指示があればクロック端
子１４に印加されるクロックパルスによシ１カウントア
ツプする。

このためＰＣ３は外部よシセット可能に榴成する。

４は命令レジスタＩＲであり、ランモードでは実行中の
命令を格納している。テストモードでは几ＯＭ２から読
み出されたデータを格納するデータレジスタの役割を果
す。５はアキームレータレジスタＡ。。である。６は算
術論理演算を行う算術論理演算ユニッ）ＡＬＵである。

ランモードでは１几４の一部（ＯＰコード）をデコーダ
１５で解読しその指令によって指定されたレジスタ群１
６とＡ。０５の値で演算を行なう。テストモードでは、
命令レジスタ工几４の値と、アキュムレータレジスタＡ
ｏｏ５の値とで算術論理演算を行い、演算結果をアキー
ムレータレジスタＡｃｏｓに格納する。７はテストモー
ド時に有効で、算術論理演算ユニットＡＬＵ６でテスト
したい機能をセットする機能レジスタＦＵＮＣである。

８は１を印加するとテストモードになり、０を印加する
とランモードになるモード端子である。９はパルスを印
加すると、テストの準備が終了したとしてテストの実行
を開始するテスト開始端子である。１０はテストモード
時に、被テスト集積回路１の内部でテストに関する制御
を行うテスト制御回路である。１１はテスト制御回路内
にあシ、テストしたい語数をセットするカウンタレジス
タである。カウンタレジスタ１１はＲＯＭ　２の一語を
演算するたびに１カウントダウンする。つまシ、１クロ
ツクごとに１だけカウントダウンする。そして、カウン
タレジスタ１１の内容が零になると、テストを終了する
。１２はデータを入力するデータ入力端子である。テス
トモードではテストに関する初期値を入力する端子とな
る。

１３はデータを出力するデータ出力端子でおる。テスト
モードではテスト結果を出力する端子となる。

１４はクロックを入力するクロック端子である。

本発明の実施例を第１図を参考にしながら説明する。

まず、テスト開始端子９は０のままにして、モード端子
８を１にする。すると、被テスト集積回路１はランモー
ドからテストモードになシ、テストの準備を行う。

テスト準備では最初にデータ入力端子１２からアキエム
レータレジスタＡ。ｃ５にテストの初期値をセットする
とともに機能レジスタＦＵＮＣ７にテストシタい機能を
セットし、カウンタレジスタ１１にテストデータの語数
をセットする。セットクロックはクロック端子１４に印
加されたクロックパルスによる。次にデータ入力端子１
２からプログラムカウンタＰＣ３にテストデータが格納
されている先頭番地をセットする。そして１次のクロッ
クパルスで先頭番地のテストデータを命令レジスタＩＲ
４にセットし、プログラムカウンタＰＣ３の値を１だけ
カウントアツプすへ。

以上の準備が終了すると、テスト開始端子９にパルスを
送る。するとテスト制御回路１１はテスト開始の指示を
受けたとしてテストの実行を開始する。このときセレク
タ１７はＦＵＮＣ７の内容を選択する。

まず最初にアキエムレータレジスタＡＣ，５（７）値と
命令レジスタＩＲ４の値との間で算術論理演算ユニツ）
ＡＬＵ６で演算を行う。演算の内容は機能レジスタＦＵ
ＮＣ７で指示されている。演算結果ハ次のクロックパル
スでアキ五ムレータレジスタＡＣＣ５にセットされる。

これと同時にカウンタレジスタ１１の値が零か調べる。

もし零でなければ、プログラムカウンタＰＣ３の値を１
だけカウントアツプし、カウンタレジスタ１１の値を１
だけカウントダウンする。そして、上記の作業を繰返す
。

一方、カウンタレジスタ１１の値が零ならば、っまシ、
全てのテストデータに対して演算を行えばテストの結果
の判定のための処理に入る。

テスト結果の処理では、アキエムレータレジスタＡＣＣ
５の値をデータ出力端子Ｄ　ＯＵ　Ｔ　１２から出力す
る。もし、この値が正しければ、次のテストの準備を開
始する。一方、値が誤っていれば、被テスト集積回路は
不良として処理される。

以上が本発明による一実施例のテストの方法である。

次に例をあげて説明する。たとえば几ＯＭ２の全語に対
して加算を行うテストについて考えてみるＯ まず最初にプログラムカウンタＰＣ３とアキュムレータ
レジスタＡｃｃ５に零をセットする。そして、ＲＯＭ２
がＩＫ語（１０２４語）有るとするとカウンタレジスタ
１１に１０２３をセットする。機能レジスタＦＵＮＣ７
には加算をセットする。

以上の準備のもとにテストを開始する。

ＲＯＭ２からプログラムカウンタＰＣ３の値を番地とし
た一語を読み出し命令レジスタＩＲ４にセットする。こ
の後、アキエムレータレジスタＡｃｃ　５との間で加算
を行う。加算結果は次のクロックでアキエムレータレジ
スタＡＣＣ５にセットする。これをＲＯＭ２の全語に対
して繰返し行う。

全語に対してテストを行うとカウンタレジスタ１１の値
が零になるので、テストを終了する。この時アキエムレ
ータレジスタＡｃｅ　５の値はＲＯＭ２の全語の和にな
るはずである。（ただし、上位のビ２、ゆ。、ア、ゎア
い、、ヤユアアヤー、７−　　　□タレジスタＡｃｃ　
５の値を調べればよい。このテストによシ、几ＯＭ２の
全語の内容が検査できたことになるし、算術論理演算ユ
ニッ）ＡＬＵ６の加算機能の検査もできたことになる。

さらにこの結果から附随して、命令レジスタＩＲＡやア
キームレータレジスタＡｃｃ５のレジスタとしての機能
も検査できたし、プログラムカウンタＰＣ３のカウント
機能の検査もできたことになる。

上記の一実施例で加算機能を用いたことからＲＯＭ２の
全語を一度にテストできる。几ＯＭ２の全語を一度にテ
ストしたい場合、この他に、引算や排他的論理和の機能
を用いてもテストできる。

ＲＯＭ２の全語のテストは一度行えばよいので論理和や
論理積等、上記以外の機能を用いたテストでは几ＯＭ２
の全語に渡ってテストする必要はない。それらの機能の
テストでは几０１Ｍ２の全語の内から最適な数語をテス
トデータとして用いてテストすればよい。もし、ＲＯＭ
Ｚ内に最適なテストデータを発見できなくとも、未使用
の部分（ＲＯＭ２に記憶しているプログラムが全語を使
用しているわけではなく、未使用の部分がある場合が大
半である。）にテストデータとして最適なデータを予じ
め書き込むことができる。

このように、本発明によれば被テスト集積回路１の複数
のブロックの機能のテストを同時にできるという長所が
ある。さらに、ひとつのテストデータに対して１クロツ
クでテストできるので、高速にテストができる長所もも
っている。さらに、被テスト集積回路が本来もつ機能や
ブロックや信号線をできるだけ利用でき、この結果テス
ト専用回路は機能レジスタＦＵＮＣ７とテスト制御回路
１０等、小規模回路で済むという長所ももっている。

さらに、被テスト集積回路の外側の回路（たとえば集積
回路テスタ）の回路規模は、テストに必要な初期値の転
送とテスト結果の出力と検査だけでよいから小規模ホ蕗
で済むというｌ長所ももっている。

第１図に於ける本発明の実施例では几ＯＭ２の１語のビ
ット幅と、アキュムレータＡＣＣ５、あるいは算術論理
演算ユニッ）ＡＬＵ６のビット幅が等しい場合であった
が、ビット幅が異なる場合もある。ＲＯＭ２の１語のビ
ット幅の方が少ない場合は、上位（あるいは下位）のビ
ットを０（あるいは１）として処理すれば良い。一方、
几ＯＭ２の１語のビット幅の方が多い場合には、第２図
に示すように、ＲＯＭ２の１語がアキエムレータレジス
タＡｃｃ５等のビット幅と同じか、それよシ少なくなる
ように分割し、データセレクタ２１を用いてＲＯＭ２０
１語を数回にわけて演算すれば良い。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を説明するための図である０１・・・集積回
路、２・・・Ｒ，ＯＭ、３・・・ＰＣ。 ４・・・ＩＲ，５・・・ＡＬＵ、７・・・機能レジスタ
、１０・・・テスト制御回路。

Claims (1)

【特許請求の範囲】
1. プログラムを記憶しているＲＯＭと、算術論理演算を行
   う算術論理演算ユニットとを含む集積回路において、こ
   の集積回路の動作モードを前記ＲＯＭ内のプログラムに
   従って通常動作するランモードからこの集積回路のテス
   トを行なうだめのテストモードへ切り換えるためのテス
   ト制御回路と、テストモードにおいて前記算術論理演算
   ユニットの□実行すべき演算の種類を外部から指定する
   だめの機能レジスタとを内部に備えたことを特徴とする
   集積回路。