JPH0619760B2 - 情報処理装置 - Google Patents

情報処理装置

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JPH0619760B2
JPH0619760B2 JP61095565A JP9556586A JPH0619760B2 JP H0619760 B2 JPH0619760 B2 JP H0619760B2 JP 61095565 A JP61095565 A JP 61095565A JP 9556586 A JP9556586 A JP 9556586A JP H0619760 B2 JPH0619760 B2 JP H0619760B2
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタ型のプロセッサのリード要求信号、ラ
イト要求信号を入力し、所定のリード動作、ライト動作
を行うスレーブ型のプロセッサに関し、とくにマスタか
らの要求によるリード・ライト制御時のライト動作に於
けるウェイト処理に関する。
〔従来の技術〕
一般に、マスタ型のプロセッサ（以下、単にマスタとい
う）がスレーブ型のプロセッサ（以下、単にスレーブと
いう）にリード要求あるいはライト要求を出すと、次の
ようなシーケンスで処理が進められる。
まず、リード動作の場合、マスタはスレーブに対してリ
ード要求信号をアクティブにする。スレーブはこの信号
を受けつけてすぐにリード動作を開始するが、マスタは
スレーブがリード・データを準備できるまでリード要求
信号をアクティブに保持し続ける必要がある。これは、
マスタはリード要求信号をインアクティブにするまでに
データを引き取らなければならないためである。一方、
スレーブはリード・データが準備できるまでマスタに待
ってもらう必要がある。これを制御するのがいわゆるウ
ェイト信号（レディ信号という場合もある）である。つ
まり、スレーブはリード・デーダが準備できるまでウェ
イト信号をアクティブにし、マスクはこのウェイト信号
がインアクティブになるまでリード要求信号をアクティ
ブにし続ける。
ライト動作の場合も、上述したリードのシーケンスに似
ている。異なる点は、ウェイト信号の意味合いである。
ライト動作の場合、スレーブはマスタから入力している
データの書込みを完了するまでウェイト信号をアクティ
ブにする。これはマスタがスレーブに書き込もうとして
いるデータを変えないためであり、従ってこの期間中も
ライト要求信号をアクティブにし続ける必要があった。
〔発明が解決しようとする問題点〕
上記に示したようなウェイト制御を行うと、スレーブの
リード・データ準備時間あるいはデータ書込み完了時間
が長い場合、スレーブに対するマスタからのアクセス・
タイムが遅くなってしまい、特に、スレーブへのアクセ
スの頻度が高い場合、システム全体の性能が著しく劣化
する欠点があった。
〔問題点を解決するための手段〕
そこで、本発明は、ライト動作の場合マスタは書込みに
必要な情報（ライト要求信号、アドレス、データ）をス
レーブに渡してしまえば、実際にライト動作が完了しな
いうちでもライト要求をインアクティブにすることがで
きることに着目して、ライト動作を高速化することによ
りシステムの性能を向上させることを目的とし、第１の
ライト要求信号がアクティブからインアクティブになっ
た時点から所定時間ｔの間にライト動作を行う手段と、
前記ｔ時間内に新たに第２のリード要求信号あるいはラ
イト要求がアクティブになった場合、前記マスタ型のプ
ロセッサに対して前記リード要求信号あるいはライト要
求信号をアクティブのまま保持することを要求するウェ
イト信号をアクティブにするとともに、第２の要求に対
する動作を遅延せしめる手段を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図が本発明の一実施例を示すブロック図、第２図は
ライト制御タイミングを示す図、第３図(a)及び(b)がリ
ード制御タイミングを示す図である。
本実施例は、クロックに同期したタイミングで８ビット
内部レジスタをリード／ライトするスレーブ・プロセッ
サである。
第１図に於いて、１はリード／ライト制御部、２はリー
ド・データ・レジスタ、３はライト・データ・レジス
タ、４はアドレス・レジスタ、５は内部レジスタ、１０
はリード要求信号、１１はライト要求信号、１２はウェ
イト信号、１３はクロック、１４は内部リード要求信
号、１５は内部ライト要求信号、１７から１８はそれぞ
れレジスタ３から４のラッチ信号、２０はデータ・バ
ス、２１はアドレス・バス、２２は内部リード・データ
・バス、２３は内部ライト・データ・バス、２４は内部
アドレス・バスである。なお、マスタ・プロセッサと直
接接続されのは信号10-13および２０−２１で、このう
ち信号１２が出力、バス２０が入出力で他は入力であ
る。
リード／ライト制御１は、信号１０，１１，１３を入力
し、信号１２，１４，１５を出力するタイミング制御部
で第２図及び第３図(a)，(b)のタイミング・チャートを
実現するように構成されている。
まず、ライト動作について説明する。ここで第１図及び
第２図を参照する。なお、第２図に於いて、信号名に付
した（ ）内の数字は第１図に対応している。ライト動
作はライト要求信号１１（ＷＲＲＱ）の立ち下がりから
開始される。この時、内部ライト原要求信号ＷＲＲＱＩ
０がアクティブになるのと同時に、この信号をライト・
データ・レジスタ３及びアドレス・レジスタ４のラッチ
信号１７，１８として、それぞれデータ・バス２０、ア
ドレス・バス２１を介してライト・データ、ライト・ア
ドレスをラッチする。このWRRI0をクロック同期したの
が内部ライト要求信号１５（ＷＲＲＱＩ）であり、この
信号がアクティブの期間に内部レジスタ５がライトされ
る。具体的には、内部アドレス・バス２４の内容でさし
しめされる番地に内部ライト・データ・バス２３のデー
タを書き込む。
一方、ライト動作が完了するまでアドレス・レジスタ４
及びライト・データ・レジスタ３の内容を保持しておく
ために、内部ウェイト信号WAITIをアクティブにする。
ただし、この時点ではウェイト信号１２（ＷＡＩＴ）は
アクティブにならない。内部ウェイト信号ＷＡＩＴＩが
アクティブの期間に、次のＷＲＲＱあるいは後述するＲ
ＤＲＱがアクティブになった時にのみウェイト信号１２
（ＷＡＩＴ）がアクティブになる。これが第２図の中
で、ＷＲＲＱとＷＡＩＴＩとの論理積をとってＷＡＩＴ
信号をアクティブにする機構である。
次に、リード動作について第１図を参照して簡単に説明
する。マスタからのリード要求信号１０を入力すると、
この信号をリード／ライト制御部１でクロック１３に同
期化し、内部リード要求信号１４をアクティブにする。
この時、アドレス・バス２１のアドレス情報をアドレス
・レジスタ４にラッチする。内部レジスタ５では、内部
アドレス・バス２４の内容でさししめされるワードを読
み出し、内部リード・データ・バス２２に出力する。こ
のデータを内部リード要求信号１４でリード・データ・
レジスタ２にラッチする。このレジスタの出力はデータ
・バス２０を介してマスクにとりこまれる。
この動作タイミングを示したのが第３図である。第３図
(a)は基本タイミング、第３図(b)はリード動作が遅延さ
れる場合のタイミングである。まず、第３図(a)につい
て述べる。リード要求信号ＲＤＲＱがアクティブになっ
た時、ＷＡＩＴＩ信号がインアクティブなのでアドレス
・ラッチ信号ＲＤＲＱＩ０をクロック１３に同期してア
クティブにする。このＲＤＲＱＩ０より半クロック遅れ
た信号が内部リード要求信号ＲＤＲＱＩである。ＲＤＲ
ＱＩがアクティブの間にリード・データが準備されるの
で、マスタに対してはＲＤＲＱが立ち上がってからＲＤ
ＲＱＩが立ち下がるまでＷＡＩＴ信号を出力するように
なっている。
一方、第３図(b)はＲＤＲＱがアクティブになった時Ｗ
ＡＩＴＩもアクティブである場合を示している。ＲＤＲ
ＱＩ０はＷＡＩＴＩがインアクティブになるまでＬＯＷ
のままある。ＷＡＩＴＩは前述したライト動作中にアク
ティブになる信号であるが、この制御の目的はライト動
作中にRDRQI0がアクティブになることによって、アドレ
ス・レジスタの内容を壊してしまうのを防ぐためであ
る。
〔発明の効果〕
上記のライト動作に於けるウェイト制御が本発明の核心
であり、１回目のライト要求に対してはウェイト信号を
出さずにすむので、マスク側の高速動作が説明である。
これはスレーブ側のライト動作を入力部分とライト処理
部分の２段のパイプラインにしたことによって得られた
効果である。もちろん、マスタが連続的にライト要求を
出した場合には当然ウェイトが入るが、ほとんどの応用
ではライト動作の間の別の処理を行うため、実質的にラ
イト動作がウェイトなしで実行できることになる。
以上説明したように本発明は、スレーブのライト制御を
パイプライン化することにより、マスタから見たスレー
ブのアクセス・タイムを速くすることができた。これに
より、特にスレーブへのアクセスが多い場合、システム
全体の性能を大幅に向上できる効果がある。
なお、本実施例では８ビット・データのリード／ライト
を行うスレーブ・プロセッサを示したが、本発明はデー
タ・ビット巾やアドレス・ビット巾に何ら制約を与える
ものではない。
また、単純なリード／ライトを行うだけでなく、固有の
処理機能を別に有して内部レジスタを媒介としてマスタ
とデータ交換をするように構成されたスレーブ・プロセ
ッサの場合にも、内部処理のレジスタ・アクセス要求と
マスタのレジスタ・アクセス要求とマスタのレジスタ・
アクセス要求を簡単なプライオリティ制御を付加するこ
とにより、本発明がより効果的に利用できることも明白
である。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
ライト制御タイミングを示す図、第３図(a)及び(b)はリ
ード制御タイミングを示す図である。 １……リード／ライト制御部、２……リード・データ・
レジスタ、３……ライト・データ・レジスタ、４……ア
ドレス・レジスタ、５……内部レジスタ、１０……リー
ド要求信号、１１……ライト要求信号、１２……ウェイ
ト信号、１３……クロック、１４……内部リード要求信
号、１５……内部ライト要求信号、１７……ラッチ信
号、１８……ラッチ信号、２０……データ・バス、２１
……アドレス・バス、２２……内部リード・データ・バ
ス、２３……内部ライト・データ・バス、２４……内部
アドレス・バス。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】マスタ型のプロセッサからのリード要求信
    号およびライト信号を受けてそれぞれリード動作および
    ライト動作を行うスレーブ型のプロセッサを有する情報
    処理装置において、前記ライト要求信号がアクティブか
    らインアクティブになった時点から所定時間の間に当該
    ライト要求信号にもとづいてライト動作を行う手段と、
    前記所定時間内に新たなリード要求信号あるいはライト
    要求信号がアクティブになった場合、前記マスタ型のプ
    ロセッサに対して当該新たなリード要求信号あるいはラ
    イト要求信号をアクティブのまま保持することを要求す
    るウェイト信号をアクティブにすると共に、前記新たな
    リード要求信号あるいはライト要求信号にもとづく動作
    を遅延せしめる手段とを設けたことを特徴とする情報処
    理装置。
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