JPH0619829A - 入出力装置のアドレス自動割付方式 - Google Patents

Abstract

(57)【要約】 【目的】 入出力装置を介して入出力される各データに
対して高速又は低速でデータ処理する情報処理装置にお
いて、入出力装置のアドレスを高速又は低速に自動的に
割付ける。 【構成】 入出力装置３の各アドレスをユニットの先頭
から順番にメイン入出力割付メモリ９ａに記憶し、この
メイン入出力割付メモリに記憶されている各アドレスが
高速／低速いずれのユーザプログラム７ａ，７ｂおよび
高速／低速いずれのタグ情報８ａ，８ｂの入出力レジス
タに設定されているかを調べ、メイン入出力割付メモリ
のアドレスのうち高速ユーザプログラム及び高速タグ情
報の入出力レジスタに設定されていたアドレスを高速動
作割付テーブル９ｂに登録し、低速ユーザプログラム及
び低速タグ情報の入出力レジスタに設定されていたアド
レスを低速動作割付テーブル９ｃに登録する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力装置を介して入
出力される各種データに対して高速又は低速でデータ処
理する情報処理装置において、入出力装置の各アドレス
を自動的に高速又は低速に割付ける入出力装置のアドレ
ス自動割付方式に関する。

【０００２】

【従来の技術】例えば大規模工場等における各種機器を
コンピュータでもって制御するプロセス制御装置におい
ては、一つの入出力装置に対して各種検出器からの多数
のプロセスデータが入力され、また、各機器に対して多
数の操作データが出力される。そして、このプロセス制
御装置においては、入出力装置を介して入力され各種デ
ータに対して各種の制御演算を実行して、各操作量を算
出して各制御対象へ送出する。

【０００３】この場合、入力されたデータの種類によっ
ては短い周期、すなわち高速で演算する必要がある場合
と、長い周期、すなわち比較的低速で演算してもよい場
合とがある。そして、記憶装置内には高速ユーザプログ
ラムと低速ユーザプログラムとが記憶されている。ま
た、各種データを処理するための高速または低速のタグ
情報も設定されている。高速，低速の各ユーザプログラ
ムにおいては、自己のプログラムで使用するアドレスを
自己の入出力レジスタに記憶している。

【０００４】このような高速／低速プログラムおよび高
速／低速タグ情報が設定されたプロセス制御装置に対し
て新たな入出力装置を接続する場合、外部から各種デー
タが入出力される入出力装置の各アドレスが高速処理用
のアドレスであるのか、低速処理用のアドレスであるの
かを割付テーブルに予め設定しておく必要がある。

【０００５】この場合、ユーザ又はサービスマンは、こ
のプロセス制御装置内に設定された高速／低速の各ユー
ザプログラムおよびタグ情報を順番に解読していき、入
出力装置の各アドレスが高速処理されるべきデータのア
ドレスであるのか、低速処理でもよいデータのアドレス
であるのかをそれぞれ判断して、前記割付テーブルへ例
えばマニアル操作でもって設定する必要がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たように装置のユーザ又はサービスマンが既に設定され
ている低速及び高速の各ユーザプログラムを順番に解読
していき、入出力装置の各アドレスが高速用又は低速用
のどちらの速度レベルで処理されるべきデータのアドレ
スであるかを判断して、順番に前記割付テーブルに割付
ていく作業は非常に繁雑である。したがって、入出力装
置の割付作業の作業能率が大幅に低下する。

【０００７】また、人為的に割付作業を行うので、設定
ミス等が発生しやすい。さらに、ユーザプログラムの内
容を熟知した作業員でないとこのアドレス割付業務を実
施できない問題もある。

【０００８】さらに、入出力装置の構成、アドレスの変
更、各ユーザプログラムの変更が生じた場合において
も、上述した手順でもって入出力装置の各アドレスを割
付テーブルに設定する作業を実施する必要がある。

【０００９】本発明はこのような事情に鑑みてなされた
ものであり、各ユーザプログラムの入出力レジスタを検
索することによって、ユーザ又はサービスマンは、各ア
ドレスの高速又は低速を意識することなく、入出力装置
の各アドレスを割付テーブルに自動的に割付けることが
でき、割付作業の作業能率を大幅に向上できるととも
に、割付ミス発生を未然に防止でき装置全体の信頼性を
向上できる入出力装置のアドレス自動割付方式を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解消するため
に本発明は、データ処理を高速および低速で行う各ユー
ザプログラムと、高速および低速の各タグ情報とを有
し、入出力装置を介して入出力される各種データを動作
割付テーブルに割付けられたいずれか一方のユーザプロ
グラムでもってデータ処理する情報処理装置における入
出力装置のアドレス自動割付方式において、

【００１１】入出力装置の各アドレスをユニットの先頭
から順番にメイン入出力割付メモリに記憶するアドレス
記憶手段と、割付指令入力に応動して、メイン入出力割
付メモリに記憶されている各アドレスがいずれのユーザ
プログラムおよびタグ情報の入出力レジスタに設定され
ているかを調べるアドレス検索手段と、メイン入出力割
付メモリのアドレスのうち高速ユーザプログラム及び高
速タグ情報の入出力レジスタに設定されていたアドレス
を高速動作割付テーブルに登録し、低速ユーザプログラ
ム及び低速タグ情報の入出力レジスタに設定されていた
アドレスを低速動作割付テーブルに登録するアドレス登
録手段とを備えたものである。

【００１２】

【作用】このように構成された入出力装置のアドレス自
動割付方式によれば、入出力装置の各アドレスは一旦メ
イン入出力割付メモリに記憶される。そして、このメイ
ン入出力割付メモリに記憶された各アドレスは順番に読
出されて、高速ユーザプログラム又は低速ユーザプログ
ラムのうちのいずれのプログラムに該当するかが自動的
に判断される。そして、入出力装置の各アドレスは判断
結果に従って高速動作割付テーブル又は低速動作割付テ
ーブルに自動的に設定される。

【００１３】したがって、ユーザ又はサービスマンは、
各アドレスの高速又は低速を意識することなく、入出力
装置の各アドレスを割付テーブルに自動的に割付けるこ
とができる。

【００１４】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は実施例の入出力装置のアドレス自動割付方式
が適用された情報処理装置としてのプロセス制御装置の
概略構成を示すブロック図である。

【００１５】アドレスバス，データバスおよびコントロ
ールバスからなるバスライン１に対して、各種演算処理
を実行するプロセッサ（ＭＰＵ）２、制御対象設備から
各種のプロセスデータが入力されると共に操作量が送出
される入出力装置３が接続されたインタフェース４、入
出力装置３の構成を記憶する入出力装置構成メモリ５，
制御プログラム６ａを記憶する制御プログラムメモリ６
等が接続されている。

【００１６】さらに、このバスライン１には、入出力装
置３を介して入力された各種データに対して高速での制
御演算処理を実施する高速ユーザプログラム７ａおよび
低速での制御演算処理を実施する低速ユーザプログラム
７ｂを記憶するユーザプログラムメモリ７、高速タグ処
理で用いられる高速タグ情報８ａおよび低速タグ処理で
用いられる低速タグ情報８ｂを記憶するタグ情報メモリ
８、入出力装置３の全部のアドレスを記憶するためのメ
イン入出力割付メモリ９ａと高速動作割付テーブル９ｂ
および低速動作割付テーブル９ｃを記憶する割付メモリ
９等が接続されている。

【００１７】そして、新たに入出力装置３をインタフェ
ース４に接続した場合や、各ユーザプログラム７ａ，７
ｂや各タグ情報８ａ，８ｂを変更した場合には、操作種
は図示しないキーボード又は操作パネルから割付指令を
入力すると、プロセッサ２は制御プログラム６ａに従っ
て所定のアドレス割付処理を実施する。

【００１８】すなわち、割付指令が入力されると、入力
装置の各タドレスをユニットの先頭から順番に読取って
一旦割付メモリ９のメイン入出力割付メモリ９ａへ格納
する。したがって、この時点においては、入出力装置３
の各アドレスは高速処理に対応するアドレスであるの
か、低速処理に対応するアドレスであるのかが不明であ
る。

【００１９】入出力装置３における全部のアドレスがメ
イン入出力割付メモリ９ａに格納された時点で、図２に
示す入出力割付処理が開始される。ステップＦ１にて入
出力装置の割付処理が開始されると、まず、メイン入出
力割付メモリ９ａに格納された１個のアドレスを読出す
（Ｆ２）。次に、タグ情報メモリ８の高速タグ情報８ａ
に設定されている１個の高速タグ情報８ａの入出力レジ
スタのアドレスを読出す（Ｆ３）。そして、メイン入出
力割付メモリ９ａから読出したアドレスが入出力レジス
タのアドレスに一致するか否かを調べる（Ｆ４）。一致
すれば、このメイン入出力割付メモリ９ａから読出した
アドレスは高速タグ処理されるべきデータのアドレスで
あるので、このアドレスを高速動作割付テーブル９ｂに
登録する（Ｆ１０）。

【００２０】一致しなければ、他の高速タグ情報８ａの
入出力レジスタのアドレスを読出して、先にメイン入出
力割付メモリ９ａから読出したアドレスに一致するか否
かを調べる（Ｆ４）。そして、タグ情報メモリ８に設定
されている全部の高速タグ情報８ａのアドレスに一致し
ていなければ（Ｆ５）、Ｆ６へ進み、ユーザプログラム
メモリ７の高速ユーザプログラム７ａの一つの入出力レ
ジスタのアドレスを読出す。

【００２１】そして、先にメイン入出力割付メモリ９ａ
から読出したアドレスに一致するか否かを調べる（Ｆ
７）。一致すれば、このメイン入出力割付メモリ９ａか
ら読出したアドレスはこの高速ユーザプログラムでもっ
てデータ処理されるべきデータのアドレスであるので、
このアドレスを高速動作割付テーブル９ｂに登録する
（Ｆ１０）。

【００２２】一致しなければ、高速ユーザプログラム７
ａにおける他の入出力レジスタのアドレスを読出して、
先にメイン入出力割付メモリ９ａから読出したアドレス
に一致するか否かを調べる（Ｆ７）。そして、高速ユー
ザプログラム７ａの全部の入出力レジスタに設定されて
いる各アドレスに一致していなければ（Ｆ８）、先にメ
イン入出力割付メモリ９ａから読出したアドレスのデー
タは高速処理する必要のないデータであると判断でき
る。したがって、このアドレズを低速動作割付テーブル
９ｃへ登録する。

【００２３】メイン入出力割付メモリ９ａに記憶されて
いる１つのアドレスに対する高速動作割付テーブル９ｂ
又は低速動作割付テーブル９ｃに対する割付処理か終了
すると、Ｆ１１へ進み、メイン入出力割付メモリ９ａに
まだ割付が終了していないアドレスが存在すれば、Ｆ２
へ戻り、次のアドレスを読出す。

【００２４】メイン入出力割付メモリ９ａに記憶されて
いる全部のアドレスに対する高速動作割付テーブル９ｂ
又は低速動作割付テーブル９ｃに対する割付処理か終了
すると、この流れ図を終了させる（Ｆ１２）。

【００２５】このように入出力装置３の全部のアドレス
に対する割付処理が終了すると、このプロセス制御装置
は各ユーザプログラム７ａ，７ｂに従って、入出力装置
３から制御対象に対して入出力される各データに対する
制御演算処理を実行する。

【００２６】具体的には、図３に示すように、入出力装
置３の各アドレスを経由して入力された各データは、一
括入出力処理Ｓ１によって、高速動作割付テーブル９ｂ
又は低速動作割付テーブル９ｂの設定アドレスに従っ
て、それぞれ高速又は低速に区別されて、各ユーザプロ
グラム７ａ，７ｂ内に形成された多数の入出力レジスタ
からなる一括入出力レジスタ１０へ一括して記憶され
る。

【００２７】そして、リニアライズ処理Ｓ２において
は、一括入出力レジスタ１０に記憶された各データを該
当データのタグ情報の指定する速度でもってリニアライ
ズ処理を実行する。

【００２８】さらに、ユーザプログラム処理Ｓ３におい
ては、各ユーザプログラム７ａ，７ｂを用いて、一括入
出力レジスタ１０に記憶されている各データを取出して
それぞれのデータに指定された速度でもって制御演算処
理を実行する。ユーザプログラム処理Ｓ３における演算
結果は、一括入出力処理Ｓ１を介して入出力装置３へ送
出される。

【００２９】このように構成された入出力装置のアドレ
ス自動割付方式によれば、新たに入出力装置３をインタ
フェース４に接続した場合や、各ユーザプログラム７
ａ，７ｂや各タグ情報８ａ，８ｂを変更した場合には、
操作者は図示しないキーボード又は操作パネルから割付
指令を入力すると、入出力装置３の各アドレスは、自動
的に該当アドレスのデータが高速処理すべきテータであ
るのか、低速処理でよいデータであるのかが高速／低速
ユーザプログラム７ａ，７ｂおよび高速／低速タグ情報
８ａ，８ｂを用いて自動的に判断されて、高速動作割付
テーブル９ａ又は低速動作割付テーブル９ｂに設定され
る。

【００３０】したがって、従来装置のように、ユーザ又
はサービスマンが低速及び高速の各ユーザプログラムを
順番に解読していき、入出力装置の各アドレスを高速用
又は低速用のどちらのデータに対応するアドレスである
かを調べる必要はない。したがって、入出力装置のアド
レス割付作業の作業能率を大幅に向上できる。また、人
為的な設定ミスを防止できる。

【００３１】

【発明の効果】以上説明したように本発明の入出力装置
のアドレス自動割付方式によれば、入出力装置の各アド
レスでもって高速／低速の各ユーザプログラムの入出力
レジスタを検索して、該当アドレスに対する高速／低速
を判断している。したがって、ユーザ又はサービスマン
は、各アドレスの高速又は低速を意識する事なく、入出
力装置の各アドレスを割付テーブルに自動的に割付ける
ことができ、割付作業の作業能率を大幅に向上できると
ともに、割付ミス発生を未然に防止でき装置全体の信頼
性を向上できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わる入出力装置のアド
レス自動割付方式を採用したプロセス制御装置の概略構
成を示すブロック図、

【図２】 同実施例方式の動作を示す流れ図、

【図３】 同プロセス制御装置全体のデータ処理動作を
示す模式図。

【符号の説明】

１…システムバス、２…プロセッサ、３…入出力装置、
６ａ…制御プログラム、７ａ…高速ユーザプログラム、
７ｂ…低速ユーザプログラム、８ａ…高速タグ情報、８
ｂ…低速タグ情報、９ａ…メイン入出力割付メモリ、９
ｂ…高速動作割付テーブル、９ｃ…低速動作割付テーブ
ル。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理を高速および低速で行う各ユ
   ーザプログラムと、高速および低速の各タグ情報とを有
   し、入出力装置を介して入出力される各種データを動作
   割付テーブルに割付けられたいずれか一方のユーザプロ
   グラムでもってデータ処理する情報処理装置における入
   出力装置のアドレス自動割付方式において、 入出力装置の各アドレスをユニットの先頭から順番にメ
   イン入出力割付メモリに記憶するアドレス記憶手段と、
   割付指令入力に応動して、前記メイン入出力割付メモリ
   に記憶されている各アドレスが前記いずれのユーザプロ
   グラムおよびタグ情報の入出力レジスタに設定されてい
   るかを調べるアドレス検索手段と、前記メイン入出力割
   付メモリのアドレスのうち高速ユーザプログラム及び高
   速タグ情報の入出力レジスタに設定されていたアドレス
   を高速動作割付テーブルに登録し、低速ユーザプログラ
   ム及び低速タグ情報の入出力レジスタに設定されていた
   アドレスを低速動作割付テーブルに登録するアドレス登
   録手段とを備えた入出力装置のアドレス自動割付方式。