JPH0620179B2

JPH0620179B2 - 信号処理回路

Info

Publication number: JPH0620179B2
Application number: JP60273219A
Authority: JP
Inventors: 敏文渋谷; 浩遠藤; 佳実磯; 孝雄荒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-06
Filing date: 1985-12-06
Publication date: 1994-03-16
Anticipated expiration: 2009-03-16
Also published as: JPS62133823A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はＤ／Ａコンバータに係り、特に、直線性と、低
消費電力に好適な、積分形Ｄ／Ａコンバータの積分時間
を決定するパルス幅発生回路等の信号処理回路に関す
る。

〔発明の背景〕

ディジタル信号再生装置等に用いられる従来の積分形16
ビット・ＤＡコンバーターとしては、特開昭57−99821
号公報に記載のように、2⁸対１に重みづけされた２つ
の定電流源の電流を、パルス幅変換手段である、それぞ
れ上位８ビット・下位８ビットのカウンタにセットした
データに応じた時間だけ積分器の容量に充電し、アナロ
グ出力を得るようにしている。カウンタに必要なクロッ
クの周波数ｆは、例えば20μsec（50KHZ）のサンプリン
グ周期で、変換時間をＴ＝10μsec，ビット数をＮ＝８
とすると、となり、ＤＡコンバーターのモノリシックＩＣ化が実現
可能である。また、入力データの分割を３以上にすれ
ば、カウンタに必要なクロックの周波数をさらに低下さ
せることができる。

しかし、ＤＡコンバーターを構成する積分器及び定電流
源を実現するには、バイポーラプロセスが適している
が、モノリシックＩＣを前提とすると、カウンタを構成
するには、I²LやＥＣＬ等の消費電力が大きい論理素子
を用いざるを得ない。

また、上位電流源の電流は下位電流源の256倍であるた
め、充電期間を制御する信号がスイッチングジッタによ
りわずかでもずれると、出力に誤差が生じる。クロック
周波数を25MHZとすると、ジッタの許容値は、である。

特に、ＩＣ化においては、カウンタクロックのジッタに
よってアナログ出力の直線性が劣化する。

第９図にクロックジッタとＳ／Ｎの関係の例を示す。ク
ロックにＦＭ変調をかけて模擬的にジッタを発生させる
と、ＤＡコンバーターのＳ／Ｎは、同図の33で示す−6d
β/octカーブとなりクロックジッタによりＳ／Ｎが劣化
することがわかる。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を解消し、直線性
の良いＤ／Ａコンバータを用いた低消費電力の信号処理
回路を提供するにある。

〔発明の概要〕

この目的を達成するために、ＤＡコンバーターに入力を
供給する。誤り検出訂正回路と誤り補正回路が少なくと
も必要であり、これらの回路が、ＥＣＬやI²Lに比して
消費電力が小さいＣＭＯＳで実現できること、さらにパ
ルス幅発生回路のスイッチングジッタが、カウンタの電
源を供給するラインをゆらぎに起因することの２つに着
目し、パルス幅発生回路を誤り検出訂正回路、誤り補正
回路と同一の半導体基板上に集積することと、さらに誤
り検出訂正回路と誤り補正回路に電源を供給する配線
と、パルス幅発生回路に電源を供給する配線とに分離す
ることにより、消費電力を低下させてかつジッターのな
い電流スイッチ制御信号を得て、直線性の良いアナログ
出力を得るようにしたことにある。

〔発明の実施例〕

以下本発明の実施例を図面を用いて説明する。第１図は
本発明による信号処理回路の一実施例を示すブロック図
であって、９は、タイミングコントロール回路、10は、
入力データの上位のデータをロードし、カウントするカ
ウンター、11は、入力データの下位のデータをロード
し、カウントするカウンター、12,13は、ＲＳ−F/Fで、
14は、これら、タイミングコントロール回路９，カウン
ター10,11，ＲＳ−F/F 12,13より成るＣＮＯＳプロセス
によるパルス幅発生回路ＩＣであり、18,19は、アナロ
グスイッチ，20,21は、定電流源で、20Aは、これら、ス
イッチ18,19, 電流源20,21 よりなる、バイポーラプロ
セスによるＩＣであり、22は、アナログスイッチ，23は
容量，24は、演算増幅器，25は出力端子である。

第１図の回路動作は、入力された16ビットのデータを上
位８ビット，下位８ビットに２分割し、それぞれカウン
ター10,11にロードすると共に、ＲＳ−F/F 12,13はセッ
トする。上位カウンター10, 下位カウンター11は、ロ
ードされた後カウント動作を行ない所定値になった時点
で、ＲＳ−F/Fをリセットし、入力されたデータの大き
さに比例した時間幅を有するパルス信号が12a,12bに得
られる。スイッチ18,19は、このパルス信号12a,12bによ
り制御され、2⁸対１に電流値に重み付けした定電流源2
0,21により容量13に電流を供給する。容量13に電流を供
給する直前に、スイッチ22を閉じ容量13に蓄積した電荷
を放電しておくことにより積分動作を行ない、出力端子
25に入力データに対応したアナログ信号を得る。

次に、本発明の実施例をコンパクトディスク（以下ＣＤ
と称す）プレーヤを例にとって、図面を用いて説明す
る。ＣＤフオマットによるデジタル信号については、
「ＣＤプレーヤ入門」（1983年７月２０日コロナ社刊）
と題する書籍の第129頁から第136頁で論じられているよ
うに、アナログ信号をサンプリング周波数44.1KHzでサ
ンプリングしたデータを16ビットで量子化した後、イン
ターリーブ、誤り検出訂正用符号の付加、ＥＦＭ変調等
の処理が施されている。

第２図は、本発明によるＣＤプレーヤに用いる信号処理
回路の一実施例を示すブロック図であって、１はディス
ク、２はレーザーピックアップ、３は前置増幅器、８は
復調回路４、誤り検出訂正回路５、誤り補正回路６、第
１のタイミングコントロール回路７より成る信号処理回
路、14は、第２のタイミングコントロール回路９、上位
カウンター10,11の下位カウンター11,Ｒ−ＳＦ／Ｆ12,1
3より成るパルス幅発生回路、15は半導体基板、16a,16b
は第１の電源供給手段、17a,17bは第２の電源供給手
段、18,19はスイッチ、20,21は定電流源、22はスイッ
チ、23は容量、24は演算増幅器、25は出力端子である。

同図において、ディスク１よりレーザーピックアップ２
で読み取られた信号２ａは、前置増幅器３によりディジ
タル信号３ａに変換されて、復調回路４に入力する。復
調回路４で、ディジタル信号３ａのＥＦＭ変調、インタ
ーリーブ等の変調を解いた、信号４ａを誤り検出訂正回
路５に出力する。誤り検出訂正回路５は、信号４ａの誤
りの検出と訂正を行なう。誤り補正回路６は、誤り検出
訂正回路５の出力５ａを入力とし、誤りのなかったデー
タ、または、誤りの訂正されたデータはそのまま、訂正
不能であったデータには補正を行ない、16ビットのデー
タ６ａを出力する。誤り補正回路で得られた16ビットデ
ータ６ａを上位８ビットと、下位８ビットデータとに２
分割し、それぞれを上位カウンター10と、下位カウンタ
ー11にロードすると共にＲ−ＳＦ／Ｆ12,13をセットす
る。上位カウンター10、下位カウンター11はロードされ
た後カウント動作を行ない所定値になった時点で、Ｒ−
ＳＦ／Ｆをリセットし、誤り補正回路出力データを分割
したデータの大きさに比例した時間幅を有するパルス信
号12a,12bを得て、スイッチ18,19を閉じ、2⁸対１に電流
値に重み付けした定電流源20,21により容量13に電流を
供給する。容量13に電流を供給する直前に、スイッチ22
を閉じ容量13に蓄積した電荷を放電しておく。このよう
にすることによって、積分器24の出力端子25にアナログ
信号を得る。第１のタイミングコントロール回路は、復
調回路４、誤り検出訂正回路５、誤り補正回路６と、第
２のタイミングコントロール回路９のタイミングを制御
し、第２のタイミングコントロール回路９は、第１のタ
イミングコントロール回路７からデータ確定信号７ｂを
受けて上位カウンター10と、下位カウンター11、Ｒ−Ｓ
Ｆ／Ｆ12,13と、スイッチ22のタイミングをコントロー
ルする。

ここに、信号処理回路８と、パルス幅発生回路14は、同
一の半導体基板１５上に集積すると共に、第１の電源供
給配線16a,16bにより、信号処理回路８に、第２の電源
供給配線17a,17bによりパルス幅発生回路14にそれぞれ
電源を供給する。

従って信号処理回路８が動作することによってパルス幅
発生回路14が受ける相互干渉を除去し、スイッチ18,19
を制御するパルス信号12a,13aのスイッチングジッター
を少なくでき、直線性の良いアナログ信号を得ることが
できる。また、信号処理回路８、パルス幅発生回路14を
ＣＭＯＳで実現すれば、消費電力を低下させることがで
きる。

第３図(a)は、第１図の信号処理回路８、パルス幅発生
回路14を半導体基板５上に配置した一実施例であり、第
２図と同一の番号を付した構成要素は、第２図と同一の
構成要素を示す。半導体基板15上に集積された信号処理
回路８と、パルス幅発生回路14は、第１の電源供給配線
16aと16b，第２の電源供給源17a,17bによりそれぞれ独
立して配線し、それぞれの電源の共通インピーダンスを
低下させると共に、パルス幅発生回路14の出力９ａ，12
a，13aの配線を、第２の電源供給配線17a,17bの中間に
配置し、信号処理回路８が動作することによる影響を除
去している。第１と第２の電源供給配線は必ずしも独立
に集積回路のピンに出さなくとも第３図(b)の如く共通
インピーダンスを少なくして101,102の如くピンに出し
ても効果はある。

第４図は、本発明による他のＣＤプレーヤにおける実施
例を示す、第２図と同一の番号を付した構成要素は、第
２図と同一の構成要素を示す。同図32は、26の第３のタ
イミングコントロール回路、27のＲＯＭ、28のＲＡＭ、
29の乗算回路、30の累積加算回路、31のラッチより成る
デジタルフィルター回路である。信号処理回路８の16ビ
ットデータ出力６ａは、ＲＡＭ28に書き込まれ、ＲＡＭ
28から順次読み出されるデータ28aと、ＲＯＭ27から読
み出される係数データ27aとの乗算を、乗算回路29aで行
ない乗算結果を29aに得る。累積加算回路30は、その出
力30aと、乗算回路29の乗算結果29aとの加算を行なう。
累積加算を行なう直前に、累積加算回路30の出力30aを
ラッチ31に保持すると共に累積加算回路30をリセットし
ておけば、ラッチ31の出力に16ビットのフイルター出力
31aが得られる。以下第２図と同様に、パルス幅発生回
路14は、フイルター出力31aを上位と、下位８ビットず
つに分割したデータの大きさに比例した時間幅を有する
パルス12a,13aを出力し、出力端子25にアナログ信号を
得る。第３のタイミングコントロール回路26は、データ
確定信号７ｂを入力として、ＲＡＭ28、乗算回路29、Ｒ
ＯＭ27、累積加算回路30、ラッチ31を制御すると共に、
フイルター出力確定信号26aをパルス幅発生回路14に出
力する。

ここに、デジタルフイルター回路32とパルス幅発生回路
14を、同一の半導体基板15上に集積すると共に、第一の
電源供給配線16a,16bによりデジタルフイルター回路32
に、第２の電源供給配線17a,17bにより、パルス幅発生
回路14にそれぞれ電源を供給する。

第５図は、本発明によるさらに別の実施例であり、第２
図、第４図と同一の番号を付した構成要素は、同一の構
成要素を示す。本例では、信号処理回路８、デジタルフ
イルター回路32、パルス幅発生回路14を同一の半導体基
板上に集積し、第１の電源供給配線16a,16bにより、信
号処理回路８とデジタルフイルター回路32に、第２の電
源供給配線17a,17bによりパルス幅発生回路14に、それ
ぞれ電源を供給する。

従って、信号処理回路８、デイジタルフイルター回路32
とが動作することによって、パルス幅変換回路14が受け
る相互干渉を除去し、スイッチ18,19を制御するパルス
信号12a,13aのスイッチングジッターを少なくでき、直
線性の良いアナログ信号を得ることができる。また、信
号処理回路８、デジタルフイルター回路32、パルス幅変
換回路14とをＣＭＯＳで実現すれば、消費電力を低下さ
せることができる。

なお、第１図、第２図、第４図、第５図の各実施例では
データの分割を上位８ビットと下位８ビットの２分割と
しているが、これを３分割以上、例えば、16ビットデー
タに対して、下位側から、５ビット、５ビット、６ビッ
トの分割でも同様の効果が得られる。その時定電流源の
数は３個になり、その電流値の比は、下位側から１対2⁵
対2¹⁰とすれば良い。

第２図，第４図，第５図で示した、本発明の実施例のオ
ーディオ性能をさらに向上させる。パルス幅発生回路の
実施例を第６図に示す。第６図は、本発明のパルス幅発
生回路の構成図で、第７図は、第６図の各部の動作波形
を示したものである。

第６図で、40は、16段のシフトレジスタ、40CKはパルス
幅変換を行なうためのクロック入力端子、40Dはデータ
の確定信号入力端子、41,42はインバータ回路，43,44は
アンド回路，45はオア回路，46,47はロードカウンタ，4
6D,47Dは、16ビットのデータの入力端子，48,49はアン
ド回路，50,51は、フリップ・フロップ回路，52〜55
は、ノア回路，56,57はバッファ回路である。又、第７
図の各部の動作波形の左側の符号は、第６図の符号に対
応するもので、第６図の符号の信号波形を示すものであ
る。

第６図の動作を第７図の動作波形を用いて説明する。

パルス幅変換を行なう基本クロック入力端子40CKには、
(1)式から、約25MHzのクロックが加わる。データ確定信
号及びデータは、第７図40D,46D,47Dで示すように、40C
Kの立下りエッジに同期してそれぞれの端子に加わる。
シフトレジスタ40は、クロック40CKにより、データ確定
信号をシフトし、シフトレジスタ40の１段目，２段目，
15段目，16段目の各出力40Q1，40Q2，40Q15，40Q16に、
第７図で示すタイミングを出力する。又、これらの信号
を、インバータ回路41,42アンド回路43,44でデコード
し、第７図で示すようにデータが確定した、40Ｄの立下
りエッジから、遅延し、パルスを発生する。このパルス
43C,45Cのパルス幅は、シフトレジスタ40の段数で決定
される。アンド回路43の出力43Cは、カウンタ46,47のデ
ータをロードするパルスとして供給されると共に、フリ
ップフロップ回路50,51のリセットパルス及び、ノア回
路52,53で構成されるＲＳフリップフロップ，ノア回路5
4,55で構成されるＲＳフリップフロップに供給される。
又、アンド回路44の出力は、オア回路45でクロック40CK
をゲートし、その出力45Cは、第７図で示す波形とな
る。

データ46D,47D，それぞれ８ビットは、アンド回路43の
出力43Cにより、カウンタ46,47にロードされ、オア回路
45の出力45Cのクロックでカウント動作を行なう。カウ
ンタ46の出力が全て１レベルとなったことを、アンド回
路48が検出し、フリップ・フロップ50でハザードを除去
しノア回路53にパルスを加える。ノア回路52,53は、Ｒ
Ｓフリップ・フロップを構成していることから、アンド
回路43の出力パルスから、フリップ・フロップ50の出力
50Qのパルスまでのパルス幅を、ノア回路52の出52Cに得
る。よって、46Dに加わるデータによって、カウンタ46
が全て１となるまでの時間が制御され、出力端子56C
に、パルス幅発生出力が得られるわけである。出力端子
57Cに関しても、56Cと同様な動作により、データ47Dに
制御されたパルス幅が得られる。ここで、データ46D
が、全て１のデータが加わると、第７図で示すようにカ
ウンタ46のロードパルスであるアンド回路43の出力43C
が１レベルとなると、カウンタ46の出力をデコードする
アンド回路48の出力48Cも１レベルとなる。しかし、カ
ウンタ46及びフリップフロップ50のクロック45Cが変可
していないことから、ノア回路53にパルスが加わらず、
ノア回路52の出力52Cは、１レベルを保持する。この出
力52Cは、クロック45Cがつぎに立上る点まで、１レベル
を保持し、０レベルとなる。よって出力52Cの最小パル
ス幅は、出力43Cパルスの立上がり点から、クロック45C
の最初の立上り点までに規定することが出来る。本実施
例では、クロック40CKで16クロックパルス幅を最小パル
ス幅としている。これにより、バッファ56の出力56Cで
定電流源をスイッチする際、バッファ56の負荷容量で、
第７図56Cで示されるように、波形が指数関数的に変化
しても、パルス幅を維持した定電流源をスイッチするこ
とができる。第８図は、パルス幅変換出力56Cの最小パ
ルス幅を、バッファ56の波形によって、規定した場合と
しない場合の定電流源をスイッチするパルス幅の変化を
示したものでる。第８図(a)が、最小パルス幅を規定し
たもので、(b)が、規定しないもので、パルスが完全に
立上らない前に、立下りを行なうものである。第８図で
データに対応して、最小パルス幅から第６図のクロック
40CKの周期ｔで、パルス幅は、変化する。第８図(a)で
は、波形が指数関数的に変化していても、パルスが完全
に立上ってから立下り動作を行なうことから、スレッシ
ョルドしベルV_THにおいても、パルスの変化幅ｔは維持
される。一方、(b)の場合、パルスの立上り途中から立
下り動作を行なうため、パルスの変化幅は、図で示すよ
うに、ｔからずれて、t₁，t₂，t₃と変化する。このよう
に、第６図の実施例によれば、最小パルス幅を規定する
ことによって、線形性のすぐれた、パルス幅発生回路を
得ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、パルス幅変換手
段、誤り検出訂正手段や、誤り補正手段と、同一の半導
体基板上に集積しても、誤り検出訂正手段及び誤り補正
手段と、パルス幅発生手段との相互干渉を除去して、複
数の定電流源を制御するスイッチングジッタを少なくで
きるので、直線性の良いＤ／Ａコンバータ，を低消費電
力で実現することができ優れた機能のディジタル信号再
生装置を提供することができる。

【図面の簡単な説明】

第１図は本発明による信号処理回路の一実施例を示すブ
ロック図、第２図は第１図の信号処理回路を用いたＣ−
Ｄプレーヤのブロック図、第３図(a)，(b)は第２図の実
施例を半導体基板上に集積した配置図、第４図は本発明
による他の実施例を示すブロック図、第５図は本発明に
よるさらに別の実施例を示す図、第６図はパルス幅発生
回路の実施例の回路図、第７図と第８図は第６図の動作
波形を示す図、第９図はクロックジッタとＳ／Ｎの関係
を示す図である。５……誤り検出訂正回路、６……誤り補正回路、 14……パルス幅発生回路、15……半導体基板、 16a,16b……第１の電源供給手段、 17a,17b……第２の電源供給手段、 20,21……定電流源、 23……演算増幅回路、 29……乗算回路、 30……累積加算回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者荒井孝雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (56)参考文献特開昭52−116124（ＪＰ，Ａ) 実開昭62−112222（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】ディジタルデータに対応し積分時間を決定
するパルス幅発生手段を構成する第１の回路と、少なく
とも積分時間に応じて電流源の電流をオン，オフする電
流スイッチ回路、電流源回路からなる第２の回路とを別
チップの集積回路とし、かつ該第１の回路は相補形ＭＯ
ＳＦＥＴトランジスタにより構成し、該第２の回路は
バイポーラプロセスにより構成し、容量に一定電流を時
間で積分してＤ／Ａ変換を行う積分方式Ｄ／Ａコンバー
タにおいて、該パルス幅発生手段は、データの大きさに比例した時間
幅のパルスを発生するパルス幅発生回路と、一定時間の
パルス幅を与えるパルス幅加算回路とを含み、該パルス
幅発生回路の最小パルス幅を該一定時間のパルス幅以上
に設定することを特徴とする信号処理回路。